JPS60151731A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、タイマー機能を持つｌチップのマイクロコンピュー
タに有効な技術に関するものである。

〔背景技術〕

例えば、タイマー機能等を持つ１チツプのマイクロコン
ピュータ等のように複数の時間信号又はタイミング信号
を必要とする半導体集積回路装置において、上記時間信
号又はタイミング信号を形成する場合、基準発振回路等
で形成した基準周波数信号をプリスケーラによって分周
して、各分周段から得られる複数のタイミング信号をマ
ルチプレクサによって選択することが考えられる。

しかし、このようにすると、１チツプのマイクロコンピ
ュータのように複数のタイミング信号を得る場合には次
のような問題が生しる。すなわち、例えば、約３２　Ｋ
　Ｈｚの基準周波数信号を１６段分周し−で１秒パルス
を形成するような場合には、合ａ１１Ｇ本のタイミンク
信号線によって上記各分周段の出力パルスをマルチプレ
クサまで導く必要がある。このため、複数のタイミング
信号を形成するためには、複数のマルチプレクサを設＆
Ｊるとともに、」１記Ｉ６本ものタイミング信号線が必
要になるので、半導体集積回路におりる配線エリアが増
大しζしまう。これによって、集積度が大幅に低下して
しまうという問題が生じる。

〔発明の目的〕

この発明の目的は、配線数の削減を図ったタイミング信
号発生回路を含む半導体集積回路装置を提供することに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうら代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、基準発振回路で形成された周波数信号をプリ
スケーラによって分周し、このプリスケーラにおける各
分周段の出力をエンコーダによって各分周段の出力タイ
ミング信号に従った複数ヒツトのディジタル信号に変換
して、このエンコーダによって変換された」１記ディジ
タル信号と（↓するべき分周段出力に対応したディジク
ル信号とをコンパレータによっ−ζ比較して出力タイミ
ング信すをｊｑるようにするものである。

〔実施例〕

第１図には、ごの発明に係る半導体集積回路装置におり
るタイミング信号発生回路の一実施例のフロック図が示
されている。

同図の各回路ブロックは、公知の半導体集積回路の製造
方法によって単結晶シリコンのような半導体基板上にお
いて形成される。

発振回路ＯＳＣは、特に制限されないが、水晶発振回路
により構成され、約３２　Ｋ　ｔｌ　ｚの基準周波数信
号を形成する。この発振出力は、プリスケーラＰＲによ
って１６段分周される。これによって最終段からは１秒
パルスが送出される。

上記プリスケーラＰ　Ｉ？によって形成された各段から
の合計１６通りの分周出力は、エンコーダＥＣによって
、４ピツ）ｄＯ〜ｄ３のパルス列信号に変換される。こ
れらの４ビツトのディジタル信号Ｉ）０〜ｌ）３は、そ
れぞれ２°〜２３の重みを持っている。

このように変換されたディジクル信号ｄＱ−ｄ３は、必
要な数のタイミングパルスに従って設りられだディジタ
ルニノンバレークＩ）Ｃ１，ＤＣ２にそれぞれ共通に供
給される。同図では、代表として２つのタイミング信号
φ１．φ２を（ｑる場合を示している。十記各ディジク
ルコンパレータＤＣ１，１）Ｃ２は、それぞれ選択レジ
スタＳＲＩ、Ｓ１ン２から供給されたディジタル信号、
ずなわら、。

形成すべき上記タイミング信号φ１．φ２の周波数を指
定する４ビツトのディジタル信号Ｓと一上記ディジタル
信号ｄＯ−ｄ３によって表現される１６進数りとを比較
（Ｄ≧Ｓ）して、上記１６段分周出力のうらいずれかの
分周段の周波数に従ってパルスを選択する。このような
ディジタルコンパレータＤＣＩ、ＤＣ２の動作は、上記
エンゴーダＥＣの動作とともに、次の動作説明によって
明らかになるであろう。なお、特に制限されないが、上
記ディジタルコンパレータＤＣＩ、Ｉ）Ｃ２の比較出力
は、］二１プリスケーラＰＲにおける入力信号ｆＯによ
って制御されるアンｌ−ゲート回路Ｇを通して送出され
ることによっ°ζ、上記タイミング信号φ１．φ２は、
上記信号ｆＯに同期したパルスとされる。

第２図には、上記プリスケーラＰＲの一実施例の回路図
が示されている。この実施例では、人力信号ｆＯに同期
して各分周段出力を得るため、次のような回路が用いら
れる。ずなわち、ラッチ回路ＦＦの入力に排他的論理和
回路を設り、入力信号とその出力信冒とを（Ｊζ給する
とともに、クロ。

りｆ１髪−ｊ（：ｌ＜　１．ＣＩ＜２により一１記入力
信５Ｊの取り込めタイλンクと出カイ５１号の送出タイ
ミングを制御゛４−るものである。ごのようにするごと
によって、マスタースレーフ型のフリノブフじ］ノブ回
路と同様ｔｌ′動作を実り、Ｉｌるとともに、後述する
ような一１二記人力信号［０と同期（−７た分周出力を
ｆｎるものである・ 第３１９１には、十記第１図の実施例回路の動作の・ｉ
１７＋１を説明１’　、Ｋ）ためのタイミンク図が示さ
れてい・に〕０ １１１図には、入力（、：　ｑ３から第３分周段までの
分周出力［０へ・［３かｆＬ表とし７て示されている６
実際には、第１６分周段まてＩ　ｆｉ　１１１Ｉｌｉり
の分周出力が＋８記プリスう−ラＴ）１２にＪ、ってそ
れぞれ形成されイ。

ものＣある。

１記エン−ュータ’ＦＣは、各分周段出力を受＆Ｊ−ζ
、次のような４ヒノ１−のパルス列ｄ　Ｉ）〜ｄ３信号
に変換゛４−る。例えは、人力（ｉ？号ｆＱのみが最初
にハイ１／−＼ル（論理１パ）となる■、−には、パル
ス列ｄ　Ｏ−ｄ　３の全をロウレー＼ル（論理゛０”）
ニジて、１６進数の＄Ｏを出力させる。以後、Ｉ−′）
置きの人力信号［０のハイレベルの時、上記１６進数の
＄０を出力させる。

そして、第１段目の分周出力ｆｌの最初のハイレベル時
には、ディジタル信号ｄＯが論理“１゛になり、他のテ
゛イジタル信号ｄ１〜ｄ３が論理“０”になる。これに
よっ°乙　１６進数の＄１を出力する。これは第１段目
の分周出力ｆ１に対応している。

次に、分周出力ｆ１の２番目のハイレベルの時には、デ
ィジタル信号ｄ１が論理゛１”になり、他のディジタル
信号ｄＯ，ｄ２及びｄ３が論理“０”になる。これによ
って、１６進数の＄２を信号する。これは第２段目の分
周出力「２に対応している。

次に、分周出力ｒ１の３番目のハイレベルの時には、デ
ィジタル信号ｄ　Ｏが論理“１”にディジタル信号ｄ１
〜ｄ３が論理“０”になる。これによって、１６進数の
＄１を出力する。これは第１［り１１の分周１（１力ｆ
１ζご対症、している。

次に、分周出力ｆｌの４番目」のハ・イレヘルのＩｔ、
’ｉには、ティシタル信−Ｊ（１０とｄｉとが論理“′
ｌ”にツーイジタルｄ２．ｄ３か論理゛０”乙こなる。

ご４１によ、って、Ｉ　ｔｉ進数の＄３を出力する。こ
れは第３段Ｙ二Ｊの分周出力ｆ３ｔＣ対応している。

以１−２づｊ・周山力１１の５番ｒ−１へ・第７番１−
１のハイＬ−−＼ルの峙Ｇこは、１−記第１番目〜第３
１＝１のと同じ、１ン）なパターンを繰り返す。

そＵ２て、分周出力ｆ（のＥ（番１−１のハ・イ１ノベ
ルの１１ｉ’ｉ　４ｊ　ｉ；＋、ティン９　ル（Ｆ；　
’３ｄ２　カ１ｉＵｌ　”　］　”　ニ、他のデ、ｆ−
／タル（Ｎ５づ（＋　［）、（ｉ　４及び（１３が論理
璽）゛になる。、−れによ、って、１６進数の＄４を出
方−４る。、これは第４段「］の分周出ツノ［４にり１
応している（１ツ１小υ−ず）。

以Ｉ・、同（ｒに図示Ｕ７ないが、上記同様なし）１−
バ〃−ンのｔ’ｉｒり返しのｉ多分周山力ｆ　ｌ　Ｏ）
　Ｉ　６番１・１のハ・ｆＬ・ヘルの時、ディジタル信
号ｄ　Ｑとｄ２とが論理Ｉパになり、う・イシクル信１
，３（ｌｌと＜１３とが論理パ（璽゛６．３らＡＩ　、
、これ乙こよっ乙　１　ｆｉ進数の＄５を出力する。こ
れは第５段目の分周出力ｆ５に対応している。

このようにし゛Ｃ１第１６段の分周出力ｆ１６まで、４
ヒツトのディジタル信号ｄＯ−ｄ３によって表現するも
のである。ごのよ・うなエン：１−ダＥＣは、特に制限
されないが、１２０Ｍ（ソー１０オンリー・メモリ）に
よって構成さカフる。なお、特に制限されないが、上記
ＲＯＭ等の読み出し動作を同図の１６進数の各区間−（
行うようにするとこにΔ２って、同図に示ずような４ビ
／１−のディジタル信号ｄ　Ｏ〜ｄ３を形成するもので
ある。

上記の、Ｊミうな４ヒノ１−のティジタル信１ｉ’Ｈｄ
ｏ〜（１３から次のようにして、分周段出力ｆ１がらｆ
ｉ６迄の中から任意の分周段出力を再１１：ｌることが
できる。例えば、第２段目の分周段出力ｆ２をｉｌＴ＜
−１：する場合、選Ｊｌ＜レジスタＳｌｌ：は、１６進
数の＄２　（Ｓ＝＄２）が七ノドされる。まノこ、−１
−記ディジタル信号ｄＱ−ｄ３によって次々に出力され
るエン−１−ダ出カを１６進数で１）と表すと、ディジ
タルコンパレータＤＣは、１つ≧＄２のようなディジタ
ル比較動作を行う。ごれによって、第３図中で上記条件
式Ｄ≧２を満たずタイミングは、分周段出力ｆ１の２番
目（Ｄ＝＄２）と４番目（１、）　＝　８３　’）が出
力されたときである。このように人力信号ｒｏに対して
１／４の分周出力が得られるから、第１段目の分周回路
の入力側からみれば、ｌ／２２に分周された周波数信号
φ１　（φ２）を得ることができる。

このよ・）にし“ζ、選択レジスタＳ、Ｉ？に１６進数
で＄１〜＄Ｆをセントすることによって、１〜１６段分
周出力「１〜ｆ１６を再生ずることができるものとなる
。

〔効　果〕

（１）複数段の分周出力を少ないビット数のディジタル
信号によって表現するととにも、ディジタル比較動作に
よって任意の分周段出力に相当する周波数信号を青るご
とができるという効果が得られる。

ｆ２１　ｎビットのエンコーダ出力によって２η個の分
周出力を百ノ１日できるから、エンコーダから必要な周
波数信号を形成するタイミング発生回路までの信号線数
を大幅に削減できるという効果が得られる。

（３）上記（２）により、配線数が削減できることによ
って、半導体集積回路における配線エリアの大幅な削減
をできるから、タイミング発生回路を含む半導体集積回
路装置の高集積化を達成できるという効果が得られる。

以上本発明壱によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、エンコーダに
よって形成されるディジタル信号のビット数は、分周段
に応じて種々の組み合わせができるものである。また、
エンコーダの具体的回路構成は、上記ＲＯＭの他何であ
ってもよい。

〔利用分野〕

この発明は、複数段の分周回路から任意の分周ｌＩＳ力
を得る回路、言い換えるならば、プログラマブル分周回
路を含む半導体集積回路装置に広く利用ごきるものであ
る。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、プリスケーラの一実施例を示す回路図、 第３図は、第１図に示されたブｌ」ツクの動作をｊＱｌ
す目゛るためのタイミング図である。 ＯＳ　Ｃ・・発振回路、ｐ　ｔｔ・・プリスケーラ、１
うＣ・・コーン：ｌ−ダ、ＩＪｃＩ、ＤＣ２・・ディジ
タル：ｒンパレータ、ＳＲ１，ＳＲ２・・選択レジスタ 第　１　図 第　２　図 第　３　図 ヂ３ 脱ｙ−目ユ［弘［柱＄ｚ　＄Ｏ＄１３０数３＄θ＄ｌ＄
θ＄ｌθ＄１ａ２２’ ａｔ

Claims (1)

1. 【特許請求の範囲】 ■、！古準発振回路と、この基準発振回路で形成された
   周波数信すを分周するプリスケーラと、このプリスケー
   ラにおＬＪる各分周段の出力信号を受り、各分周段の出
   力タイミングに従った複数ピノ１−のディジタル信冒に
   変換するエンコーダと、このエン゛１−ダによって変換
   された上記ディジクル信号と１艷するべき分周段出力に
   りＩ応したディジタル信号とを比較ずろディジタルファ
   ンパレータとを含み、ごの肩ンパ（／−夕の出力から必
   要なタイミング信６を送出するものとした可変タイミン
   グ信−５発生１ｉ１１１／８を其（ｒ：Ｉ′ｉ　１　、
   と〕、ことを特徴とする半導体集積回路に置。 ２　上記ディジタルー１ンバレータば、複数個設りられ
   るものてあり、それぞれのディジタルコンパレータから
   異なるタイミング信号をｊ＋７るものである、ことを特
   徴とする’ｔｆｆ　、、’＋請求の範囲第１項記載の゛
   １′−導体ｊＩＳ積１１−旧？８装置。 ３、上記エンコーダは、ＲＯＭにより構成されるもので
   あることを特徴とする特許請求の範囲第１又は第２項記
   載の半導体集積回路装置。 ４、上記半導体集積回路装置は、１チツプのマイクロコ
   ンピュータであることを特徴とする特許請求の範囲第１
   、第２又は第３項記載の半導体集積回路装置。