JPS60146551A - 第７信号方式用データ交換処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 不発１！１農ま通信工学分野において国際電信電話諮問
委員会（ＣＣＩＴＴ　）が定めたセマホール信号化シス
テム（報告書、Ｖｏｌ、　Ｖｌ、６−　ＡＶ１５　Ｑ７
０１〜Ｑ７４１）を利用するディジタル通信回路網の信
号端末装置に関するものである。

〔技術の背景と問題点〕

通信動作を実現するためには、加入者と交換機間、また
は２つの交換機間での情報の転送が必要となる。信号の
交換によって、いわゆる信号が実現される。通信のため
に用いられるものと同じ回路上に信号が伝送される場合
に、チャンネルごとに信号が問題となる。逆に、局間で
回路網に対応する信号を再編成する場合、およびそれが
別個のチャンネル上に伝送される場合に、共通チャンネ
ル」二の信号化ずなわら、セマホール（Ｓｅｍａｐｈｏ
ｒｅ　）を問題にする。

ＣＣＩＴＴ勧告の第６信号システムは、指定され、応用
され、テストされた該型式の最初の信号システムとなゲ
ζいる′。しかしながら、アナログ的な応用として着想
され、かつディジタル的な応用への何らかの変更はあっ
たが、前記ＣＣＩＴＴ第６システムは、ディジタル的な
環境において（伝送速度、通報の長さ等）の制限があっ
た。したがって、新規な必要性（ディジタル回路網）に
応・しるためには、ＣＣＩＴＴは新規な仕様を打出し、
特別の回路網または多ザービスにおいて多様に利用しう
る第７セマホール信号システムを打出した。

伝送に用いられるプロトコルは、プロトコル１１ＤＬＣ
によって発せられ、かつこの意味においてインターフェ
ースＥＴＴＤ／　ＥＴＣＩ）　＜データ処理端末装置／
データ回路終端装置）に対する八νｉｓ　Ｘ２５におい
て指定された手続に類似している。

第７信号システムにおいて用いられるプロトコルに匹敵
するプロトコルを処理する信号端末（セマホール端末）
を利用しかつ複数のチャンネルの接続を可能にする実施
例は、チャンネル多重化装置、あるいは分割された複数
のマイクロプロセッサを利用する装置になっている。こ
れによって融通性の少なくかつモジュールの少ない構成
となってしまい、かつその利用はデリケートとなってい
る。

〔発明の目的） 本発明の目的は、ｌ１ｈ７セマホ一ル他号システムにし
たがって作動する、融通性のありかつモジュール化の容
易な信号端末装置を提供することである。

本発明の他の目的は、ＣＣＩＴＴの勧告による第７信号
システム用信号端末装置であって、交換局間の接続回路
網に接続された複数の信号端末および少なくとも１個の
端末制御装置とを備え、前記端末制御装置と複数の前記
端末は汎用バスを介して制御装置および前記交換局のレ
ベル３を構成する主記憶装置に接続されており、前記信
号端末はそれぞれが１個の端末制御装置に接続された信
号端末グループを構成しており、各グループにおいて信
号端末はアクセス回路を介して前記汎用バスに、および
交換回路を介して端末制御装置に接続されていることを
特徴とする信号端末装置を提供するごとにある。

本発明の他の目的は、汎用バスへのアクセス回路および
２つの端末に共通な信号制御装置を備えた交換回路を有
する信号端末装置を提供するごとにある。

本発明の実施例について、添付図面を参照して以下、説
明する。

〔発明の実施例〕

第１図は本発明が適用される信号端子装置の構成である
が、これによってＣＣＩＴＴ勧告の第７倍号システムの
第２レベルの動作が行われる。端末装置は、２つの端末
グループ１．２および２つの端末制御装置ＵＧ１と［Ｉ
Ｇ２によっ一ζ構成されている。

各端末グループは二方向線り上の送受信インターフェー
スにそれぞれ対応する８個の信号端末ＴＳからなってお
り、該二方向線は送信方向および受信方向用の２本の線
で構成されており、各線は６４にビットの伝送速度とな
っている。各線りはインク−フェースを介して接続回路
網に接続されており、該インターフェースは接続回路網
に接続している多重線のうちの１本の時分割チャンネル
を、与えられた信号端末（ｔｅｒｍｉｎａｌ　ｓｅｍａ
ｐｈｏｒｅ）　ＴＳへ向けて結んでおりかつ前記多重線
のうちの１本の時分割チャンネルにおいて信号端末（以
下、単に端末と称する）によって送信された通報（メソ
セージ）を送信している。

各端末制御装置ＵＧＩ　、　ＬＩＧ２はレベル３と共に
対話相手の役割を果しており、端末グループを管理制御
している。各該端末制御装置はグループの各端末ＴＳと
制御装置（中央制御装置）　ＵＣにそれ自体接続された
汎用バス５ＹＳＢＵＳおよび主記憶装置ＭＣに接続され
ている。制御装置ＵＣと主記憶装置ＭＣはレベル３の部
分をなしている。各端末ＴＳば汎用バス５ＹＳＢＵＳに
接続されている。

主記憶装置ＭＣばＮバイトのブロックに分割された通報
の交換に予約された部分からなっており、１列えば１０
エンベロープバイトおよびブロック当り３０有用情報ハ
イドとなっている。このことによって記憶量の最適利用
が可能となり、情報の物理的変位なしに、通報の通行線
への権利を交換する。

１つの通報は間が連鎖した離散ブロックの複数で形成さ
れている。

信号端末ＴＳは、信号チャンネルに対して、信号フレー
ムの型式がどのようなものであろうと、ハイＩ−レベル
で反復迅速処理を行う。実際には、信号フレームについ
て３つの型式となっており、それらは通報フレーム、状
態フレーム、および履行フレームである。端末制御装置
ＵＧは、信号チャンネルをそれぞれ処理する８つの端末
を管理制御する。該制御装置は、８つの信号チャンネル
に対して、チャンネル制御、フレームの外包レベル（エ
ンベロープレベル）におけるフレーム制御、およびレベ
ル３との対話によっ°ζロードされる。端末の仕事は下
記の通りである。

すなわぢ、信号フレームの送受信、エラーカウンタ５Ｔ
ＥＡの制御、整列中のエラー率の監視、および信号フレ
ームについてのエラー率（サービス中の端末について）
の５ＴＴＳ監視、受信前シーゲンス番号Ｎ５Ａ−Ｒ、受
信前方向のインジケータビットＢＩＡ−Ｒ、および受信
後シーケンスの番号Ｎ５Ｒ−Ｒのチェック、端末制御装
置との対話がそれビある。

端末制御装置の仕事は下記の通りである。すなわち、信
号チャンネルの状態制御、初期の整列制御、送信再送信
のバッファ制御、再送信手続の制御、タイミング、主記
憶装置中の空き記１ｑブロックの制御、レベル３との対
話、テストおよび監視を行う。

第２図は、２つの端末ＴＳｏとＴＳｌ　、交換回路１０
およびアクセス回路９で構成されたアッセンブリの例を
示し、該アッセンブリの例を示し、該アッセンブリはプ
リント回路カード上に取付けられている。端末群は同じ
グループに属し、端末ＴＳｏだけが詳細、に図示されて
いる。前記交換回路とアクセス回路は２つの端末に対し
共通になっている。

各端末は、マイクロ制御装置３、ＤＭ八へ路（記憶への
直接アクセス回路）４、送信部５、受信部６、内部バス
アクセス回路７、およびチャンネル切換回路８を備えて
いる。各端末は汎用ハス５ＹＳＢＵＳに接続されたアク
セス回路９に接続されると共に、端末ＴＳｏとＴＳｔを
制御する端末制御装置に接続された交換回路ＩＯにも接
続されている。

この実施例においては、交換回路ＩＯとアクセス回路９
は２つの端末に共通であり、これが何故、それらが端末
を構成している構成要素３〜８のリストに含まれていな
いかの理由である。しかし、上記回路が２つの端末に共
通でない場合に、各端末は端末制御装置と対話するため
の交換回路と、バス５ＹＳＢＵＳの情報を受けたり送っ
たりするアクセス回路とを備えなげればならないことは
明らかである。

マイクロ制御装置３は、内部バスＢｌを介して叶Δ回路
４、送信部５、受信部６、およびアクセス回路９に接続
された第１のゲートグループＰＯ１二方向データ線２０
を介して交換回路１０に接続された第２のゲートグルー
プＰ１、アドレス線１９を介して交換回路１０に接続さ
れた第３のゲートグループＰ２、および線１５を介して
内部バスアクセス回路７、線１６を介してチャンネル交
換回路８、送信割込線１７を介して送信部５、受信割込
線１８を介して受信部６、および書込読出線を介して送
信部５、受信部６、ＤＭＡ回路４へ接地された第４のゲ
ートクループＰ３を有し、かつ前記書込読出線は受信部
、送１ｇ部またはＤ開回路からの舊込みまたは読出しを
マイクロ制御装置によって可能にし、または送信部また
は受信部からの読出しまたは書込みをＤＭ八へ路によっ
て可能にしている。ゲートグループＰＯ−Ｐ３は８個の
ゲートをそれぞれ備えている。マイクロ制御装置はリセ
ット線２日を介して端末：ｌｉ制御装置に接続されてい
る。

チャンネル切換回路８は線２１を介して叶へ回路４へ接
続されている。内部バスアクセス回路７ば線２２を介し
てチャンネル切換回路８へ接続され、線２３を介して送
信部５、受ｆｉ部６、チートンネル切換回路８へ接続さ
れ、線１４を介してＤＭ八へ路へ接続され、かつ線６８
を介して端末制御装置へ接続されている。ＤＭＡ回路４
は線１２．１２．１３．２８を介して上記制御装置に接
続され、線１３．４７と４８を介してアクセス回路９へ
接続されている。アクセス回路９は線４９を介して端末
制御装置へ接続されている。

送信部５は出力線Ｌ１に、送信部は人力線Ｌ２に接続さ
れており、該線Ｌ１としては第１図の二方向線りを構成
している。前記送受信部は、プロトコルＨＤＬＣにした
がって送信すべき通報または受信した通報を処理する。

交換回路１０はアドレス線Ｌ＾、二方向データ線ＬＤ、
および線２４，２５．２６．２７゜２９を介して端末制
御装置に接続されている。各端末ＴＳｏ　、　ＴＳｓは
リセット線２８を介して上記端末制御装置に接続され、
該制御装置はりセント信号をマイクロ制御装置３、送信
部５、受信部６、およびＤＭＡ回路４へ与える。

第一３図は第１図の端末制御装置を示し、該装置はクロ
ック３０８局部バス制御３１．プログラムカウンタ３２
．マイクロプロセッサ３３．第１インターフェース３４
１割込制御部３５．　ＲＡＭ　３６．　ＲＯＭ　３７．
第２インターフェース３８１割込回路３９．走査モジュ
ール４０を備えている。クロック３０は６．８３Ｍｌ１
ｚクロツク信号を局部バス制御部３１．マイクロブロセ
ソザ３３、第１インターフエース３４へ与える。

マイクロプロセッサ３３は二方向データ局部バスＢＬＤ
を介して第１インターフェース３４．　ＲＯＭ　３７゜
ＲＡＭ　３６．カウンタ３２１割込制御部３５．および
第２インターフエース３８へ接続され、かつアドレス局
部バスＢＬへを介して第１インターフェース３４．第２
　イアター７エース３８．　ＲＡＭ　３６．　ＲＯＭ　
３７．　力７り３２、割込制御部３５．および端末へ端
末制御装置を接続しているアドレス線ＬＡへ接続されて
いる。マイクロプロセッサは、同様に、リセット線２０
０を介して走査モジュール４０．第１インターフエース
３４、第２インターフェース３８３割込回路３９．およ
び端末準備線２７を介して第２図に示ず端末準備信号Ｔ
ＳＲＤを与える交換回路へ接続されている。

状態線４１はマイクロプロセッサ３３、局部ハス制御部
３１．第１以　上３４を接続している。第１以上３４は
アクセス回路ＣＡ、ハス制御１７１１ｃＪ３、ハス仲介
ｆｌ（ＡＢで構成されている。該バス仲介部ＡＢは３つ
の線６０、６１．６２を介し７　ハス５ＹＳＢ［ＩＳに
接続され、線６２は二方向線となっている。アクセス回
路ＣΔはデータ線５８とアドレス線５９を介してバス５
ＹＳＢＩＪＳに接続されている。

局部バス制御部３１ば、線２５と２６を介して第２図の
交換回路１０に、線２６と書込信号線４５を介して第２
インターフェース３８．カウンタに接続されている。カ
ウンタ部３２は３つのプログラムカウンタを備え、クロ
ック信号ｔ３１ｗ８ｒを受けると共に線２９を介して第
２図の交換回１ｉ８１０に接続された割込制御ｐ＋＋３
５に接続されかつ線４６を介してマイクロプロセッサ３
３に接続されている。

ＲＯＭ　３７ば１６ビツト８０００ワードの容量であり
、ＲＡＭ　３６は１６ビツト２０００ワードの容量とな
っている。

第２インターフエース３８はデータ線！、Ｄと線２４と
を介して第２図の交換回路ｌＯに接続され、かっ線２〔
５７を介し−（ＲＡＭ　３６ニ、線２６８を介してＩ２
０Ｍ　３’７．線２８を介して端末に接続されている。

割込回路３９は線５９を介してバス５ＹＳＩ３［ＩＳに
、線５１と５２を介してレベル３の制御装置ｔｌｃに、
線５３を介して割込制御部３５に、線５４と線２００を
介してバス５ＹＳＢＵＳに接続されている。

走査モジュール４０は線１１〜１３．６８．４９を介し
て端末ＴＳに接続されており、かつ線５５〜５７．６２
を介してハス５ＹＳＢＵＳに接続されている。

第４図は第２図の内部バスアクセス回路７の詳細図であ
る。アンドゲート６５は線２３１を介して送信部に、ア
ンドゲート６６は線２３２を介して受信部６に接続され
ており、線２３１と２３２は第２図の線２３の部分とな
っている。前記アントゲ−１６５と６６は線２３１　、
２３２を介して送受信転送要求をそれぞれ受ける。アン
ドゲート６７は線６８に接続され、これによって第３図
の端末制御装置から、ＤＭＡ回路４の転送要求にしたが
って履行信号肛りを受ける。

アントゲ−・１・６５の出力はオアゲート６９へ与えら
れる。アンドゲート６６の出力はオアゲート６９の他の
入力へ与えられる。線２２１と２２２は第２図の線２２
を構成している。オアゲート６９の出力はオアゲート７
０の一方の人力へ与えられ、他の人力はイバータ７１を
介して線ｉ５ｂに接続されている。オアゲート７０の出
力はフリップフロップ（ＦＦ）　７２のセント人力へ接
続され、線１５ｂはそのリセット人力へ接続されている
。ＦＦ７２の出力はインバータ７３の入力に与えられる
と共に、アンドゲート６５〜６７の一方の入力にフィー
ドバックされている。線１５ａと１５ｂは第２図の線１
５を構成し、線１５ａはゲート０に、線１５ｂはマイク
ロ制御装置３の第４ゲー１−グループＰ３のゲート１に
接続されている。マイクロ制御装置３ば保持機能（ＩＩ
ＯＬＤ）を有していない、すなわち内部バスＢｌ上でＤ
ＭＡ回路４を介して転送される際に、口部回路４はマイ
クロ制御装置の動作を禁止できない。内部バスアクセス
回路７によって、競合の調節が可能となる。マイクロ制
御装置が内部バスにアクセスしなければならない度に、
それが線１５ｂを介して要求を行う。すなわち、内部ハ
スにアクセスを与えるために線１５ａに接続されたマイ
クロ制御装置はそのゲー＋−０から１にセットし該セッ
トによって送信ＦｆＢ　５または受信Ｆｉｉ　＆から何
らの要求も発してないことを知らせる。マイクロ制御装
置が内部バスにアクセスすると直ちに、アンドゲート６
５〜６７が阻止され、送信部または受信部がＤＭＡ回路
４へ転送要求を発しないようにする。

マイクロ制御装置３による内部バスＢＩの要求がない場
合には、線２３１を介して送信部５によって発せられた
転送要求は、線２２１を介してチャンネル切換回路８に
通されかつ線２３２を介して受信部６によって発せられ
た転送要求は、線２２２を介してチャンネル切換回路８
に通される。

第５図は、第２図のチャンネル切換回路８を示し、該回
路は送信切換回路８ａと受信切換回路８ｂで構成されて
いる。第５図は更に、４つのチャンネル０１〜Ｃ４を備
えたＤＭＡ回路４を示す。回路８ａ内で、オアゲート７
６ば線２１１と２１２を介してチャンネルＣ１と０２の
出力に接続され、アンドゲート７７の一方の入力はＤＭ
八へ路４の出力に接続され、他の入力はオアゲート７６
の出力に接続されている。

ＤＭＡ回路４は動作終了信号（ＥｏＰ）を発生ずる。

オアゲート７８の一方の入力はアンドゲート７７の出力
に、他の人力は線１６を介してマイクロ制御装置３に接
続されており、装置３から書込出力が出される。オアゲ
ート７８の出力は多重分離装置７９の制御入力に接続さ
れている。多重分離装置ｔ７９の出力は線２１３を介し
てチャンネルＣ２の入力に接続され、他の出力は線２１
４を介してチャンネルＣ１に接続されている。オアゲー
ト７６の出力は、線２３４を介して送信部５に接続され
ているが、送信部５は転送終了服行信号を送する。

回路８ｂにおいて、オアゲートの入力は線２１５と２１
６を介してチャンネルＣ３とＣ４の・出力に接続され、
アンドゲート８１の一方の入力は線２１０に、そして８
１の他方の入力はオアゲート８０の出力に接続されてい
る。ＦＦＩ（２の入力は線２３２を介して受（ｊη回路
６へ接続されており、かつそのクロック人力はＤＭＡ回
路４に与えられるものと同じクロック信号Ｈ２を受ける
。そのリセット人力はアンドゲート８１の出力に接続さ
れ、その出力はアントゲ−１−８３の一方の入力に接続
され、他の人力は線２３２を介して受信回路６に接続さ
れ、これは通報の受信が終了したときであって、かつそ
の長さが３０バイトの倍数と異なる場合に、割込信号を
受けるオ′ｒゲート８４はアンドゲート８１と８３の出
力に接続され、その出力は第４図の線２２２に接続され
た多重分離装置８５の制御入力に接続されている。該多
重分離装置ｆの出力は線２１７を介してチャンネルＣ４
に接続され、かつ他の出力は線２１８を介してチャンネ
ルＣ３に接続されている。オアゲート８０の出力は線２
３５を介して受信部５に接続されているが、線２３５は
ｒＤＭＡ回路への転送終了」履行信号を発する。

線２１０〜２１８ば第２図の線２１を構成し、線２２１
と２２２は線２２を構成し、線２３２〜２３５は第４図
の線２３１と共に第２図の線２３を構成している。

叶へ回路４が線２１０上に動作終了信号Ｅ叶を発すると
、この信号によって１つのチャンネルに対する転送数が
承認された転送の最大数に達したことが示されるが、こ
の数は例えば３０バイトに定められる。送信時において
、線２１０の動作終了信号と共に、線２１１と２１２上
でチャンネルｃ１と０２によって発せられた信号の関連
により、切換えなければならないチャンネルが識別され
、これによって送信回路から出される転送要求信号を送
ることが可能になり、かつ第４図の内容ハスアクセス回
路７から線２２１を介して４チ申ンネルＣ１またはＣ２
の一方の入力に送信する。したがっζ、３０バイトのブ
ロックの送信終了後に行われる切換は、線１６を介して
オアゲーＩ・７８に信号を発するマイクロ制御装置３に
よって制御される。受信時には、線２１０の動作終了信
号と共に線２１５．２１６Ｊ：でチャンネルＣ３と０４
によって発せられた信号の関連によって、受信回路から
出される転送要求信号を伝えることが可能であり、かり
内部バスアクセス回路７からチャンネルＣ３またはＣ４
の一方の人力へ線を介し゛ζ送信する。切換は、３０バ
イトのブロックの受信後に行われる。また、通報の受信
終了が受信回路によって線２３３を介して知らされる場
合、および通報の長さが３０バイトの倍数と異なる場合
に上記のことが行われ、通報の長さが３０ハイドの倍数
である場合にその切換はすでに行われている。

第２図の交換回路１０の詳細を第６図にボす。該交換回
路は、時間ベース回路Ａ１多電化回路Ｂ、井込信号発生
器Ｃ，害込／読出信号処理回路Ｄ、割込発生器Ｉおよび
２つのロージング回路１０９と１１２を備えている。こ
れらの回路はすべて後で述べる。時間ベース回路Ａは交
換局から発せられる１０Ｍｌ１ｚのりｌ：Ｊ　７り信号
から時間信号］Ｉ２．　Ｈ４。

Ｈ３Ｐおよび書込時間処理信号ＣＲＷＲを発生ずる。多
重変換信号回路Ｂは時間信号Ｈ４から２つの選択信号Ｅ
ＢＴＳ、八ＩＧおよび２つの制御信号Ｂｏ、Ｂ１を発生
ずる。書込信号発生器は、時間信号Ｈ４と■・込時間処
理信号ＣＲＷＲとを受げる。書込／読出信号処理回路り
は時間信号Ｈ２、Ｈ３Ｐ　、書込時間処理信号ＣＲＷＲ
および選択信号へＩＧを受ける。ロージング回路１０９
は制御信号Ｂｏ、書込時間処理信号ＣＲ［ｉを受け、か
つロージング回路１１２は制御信号Ｂ１とで１−込時間
処理信号ＣＲＷＲとを受ける。

第６図において、多重変換装置（マルチプレクサ）９０
は線ｆｏｓを介して端末ＴＳｏに、かつ線ｆ１１を介し
て端末ＴＳ１に接続されている。該線ｆｏｌとｆｌｌは
、第２図の端末のマイクロ制御装置ｌ￥３の第３ゲート
グループＰ２のゲート０〜６に接続されており、かつ選
択信号ＥＢＴＳは多重化回路Ｉ３により発せられるが、
該選択信号が多重変換装置９０の選択入力へ与えられ、
該信号は端末ＴＳｏに対しては′“０”を、かつ端末Ｔ
Ｓｓに対しては”　１　”となっ”ζいる。

信号ＥＢＴＳはまた、多重変換装置１３】の一方の入力
に加えられ、そこから６つのアドレスビット０〜５を受
け、第７ビツ１−は線１３０を介して書込信号発生器Ｃ
に与えられる。多重変換装置９１の他方の人力は、端末
ＴＳｏ　ｃ！：ＴＳｌを制御する端末制御装置にアドレ
ス線ＬＡを介して接続され”ζいる。多重化回路Ｂによ
って発せられる選択信号ＡｉＧば多重変換装置９１の選
択入力へ与えられ、該選択信号は、端末ＴＳｏまたばＴ
Ｓｌに対して“０°゛、また端末制御装置に対して“０
”を与え、多重変換装置９１の出力あるいは多重変換装
置９０からのアドレス、あるいは端末制御装置からのア
ドレスを伝送する。

多重変換装置９１の出力は交換記憶装置１）２のアドレ
ス回路に接続され、その一部は信号端末ＴＳｏに割当゛
ζられ、かつ他の一部は信号端末１゛Ｓ１に割当てられ
ている。データ線ＬＤはアンドゲート９３の一方の人力
に接続され、他方はアンドゲート９４の出力に接続され
′ζいる。アントゲ−１・９４の時間ベースＡを受ける
１つの入力を有し、インバータ９５を介して時間出力貼
を受けおよび７（・込時間／読出時間回路りの書込有効
信号（書込オン信号）　ＶＡＬを受ける他方の入力を２
人力裏車変換装置は、線１’１０１およびｎ１１を介し
て端末ＴＳｏとＴＳｔのマイクロ制御装置３の第２のゲ
ートグループＰ１に接続されている。多重変換装置９６
の選択入力は、選択信号ＥＢＴＳを受りる。多重変換装
置９６の出力はアンドゲート９７の一方の入力に接続さ
れ、その他方の入力はアンドゲート９８の出力に接続さ
れている。アンドゲート９８はインパーク９９の一方の
入力に接続され、該インバータは時間ベース人の時間信
号Ｈ４を受のると共に他方の入力は書込信号発生器Ｃか
らの書込有効信号（書込オン信号）ＴＩＥＣＲを受ける
。

アンドゲート９３と９７の出力ばアンドゲート１００の
入力に接続され、その他方の入力は書込信号発生器Ｃか
らの書込時間信号ＥＣを受け、ゲート１００の出力は交
換記憶装置９２の人力に接続されている。

前記記憶装置９２の出力はアントゲ−１−１０１の一方
の入力へ接続され、その他方の入力はインバータ１０２
を介して書込時間信号ＥＣを受ける。アントゲ−日０１
ノ出力は３　つ（Ｄ　−ｊ’　７　Ｆケ−１−１０３，
１０４゜１０５の一方の入力に接続されている。該ゲー
トＪ。

の他方の入力はアンドゲート１ｏ６の出力に接続され、
該ゲート１０６ば一方の入力に選択信号ＡＩＧを受け、
他方の入力に時間ベース装置Ａ４こよって発生された書
込時間処理信号ＣＲＷＲを受ける。アンドゲート１０３
の出力は、レジスタ１０７の入力に接続されている。ア
ントゲ−［０８の一方の入力はレジスタ１０７の出力に
接続され、他方の入力は摺込／読出時間回路りの読出信
−！；１−ＬＵＧを受げる。アンドゲート１０８の出力
はデータ線ＬＤに接続されている。

アンドゲート１０４の他方の人力は、線ｆ０２を介して
端末ＴＳｏのマイクロ制御装置３の第３のゲートグルー
プＰ２の第８のゲートに接続されたロージング回路１０
９に接続され、ゲートＩｏ４の出刃は、レジスタ１１０
の入力に接続されている。アンドゲート１１１の一方の
入力はレジスタ１１０の出力に、かつ他方の入力は線ｆ
０２に接続されている。アンドゲート１１１の出力は、
線ｎ０２を介して信号端末ＴＳｏの第２ゲートグループ
Ｐ１に接続されている。

アントゲート１０５の他方の人力は、線ｆ１２を介して
端末ＴＳ１のマイクロ制御装置３の第３のゲートグルー
プＰ２の第８ゲートに接続されたロージング回路１１２
に接続されている。アンドケート１０５の出力はレジス
タ１１３の入力に接続されている。

アンドゲート１１４の一方の入力は、レジスタ１１３の
出力に接続され、かつ他方の入力は線ｆ１２に接続され
、ゲー１−１１４の出力は線ｎｊ２を介して（−号端末
ＴＳｘの第２ゲーＩ・グループＰ１に接続されている。

線ｆ０１とｆ０２は、端末ＴＳｏを交換回路１０に接続
しているアドレス線１９を構成している。同様に、線ｎ
ｏ１とｎ０２ば、信号端末Ｔｓｏを交換回路に接続して
いるデータ線２０を構成している。

線ｆｌｉとｆ１２ばアドレス線１９を、そして線ｎｔｔ
とｎ１２は端末ＴＳ１を交換回路１０に接続しているデ
一り線を構成し“でいる。割込発生器Ｉは多重変換装置
９１の出力に接続され、かつアドレスビ、７１．０〜５
を受け、かつ偶込有効信号ＴＥＣＲを受け、かつ割込線
２９に割込信号ＴＳＩＴを発する。

端末ＴＳｏまたはＴＳｌによって、あるいはアドレス線
ＬＡを介して端末制御装置によって交換記憶装置９２が
アドレスされる。多重変換装置９１は選択信号ＡＧによ
って制御される。端末の選択は、多重変換装置９１へと
多重変換装置９０によって発せられるアドレス６ビツト
を構成する選択信号ＲＢＴＳの制御のもとで、多重変換
装置９０によって行われ、前記６ビツトは選択された端
末に割当てられた変換記憶装置の一部をアドレスするの
を可能にしている。

該交換記憶装置の書込み時に、データ線ＬＤと端末ＴＳ
ｏまたはＴＳ□との間の選択は、信号制御装置からのデ
ータを有効にする冑込み有効信号（アントゲ−１−９３
）によって行われ、あるいは端末からのデータを有効に
する書込有効信号ＴＥＣＲによって（ゲート９７）行わ
れ、端末の選択は、選択信号ＥＢＴＳの制御下で多重変
換装置９６によって行われる。

交換記憶装置への書込みは、アンドゲート１００をオン
にしかつアンドゲート１０１を禁止する書込時間信号ｉ
Ｃによって制御される。アントゲ−目０１による交換記
憶装置の読出しは、したがって當に、潜込時間を除いて
オンされる。レジスタ１０７．１１０および１１３によ
って、交換記憶装置内で読まれたデータを端末制御装置
、端末ＴＳｏまたは端末ＴＳｓ、それぞれに向かって導
くことを可能にする。レジスタ１０７内の害込めは、選
択信号ＡＩＧおよび書込時間処理信号ＣＲＷＲによって
制御され、かつ読出しは、読出信号ＬＯＧによって制御
される。

交換記憶装置内で読出したデータが端末ＴＳｏまたはＴ
Ｓｌに向りられたものであるかどうかにしたがって、制
御信号ＢｏまたはＢ１によって作動されるロージング回
路１０９または１１２が対応するレジスタ１１０または
１１３からロージングを行う。該レジスタからの読出し
は、対応する端末のマイクロ制御装置３の第３のゲート
グループＰ入力の第８ゲートからのビット７によって行
われる。

第７図は、第６図の時間ベース装置Ａを示す。

２ビツトのカウンタ１２０は、ｌＯＭＩＩｚのクロック
信号を受け、かつ装置の電圧が印加された際、線ＲＺを
介して１１七ソトされる。第１のヒソ１−（０ビツト）
の出力はアンドゲート１２１の一方の入力と、信号Ｈ２
をその出力に発生ずるインパーク１２２と、ＦＦ１２３
のクロック入力とに接続されている。第２のビット（ピ
ッ１−１）の出力は信号Ｈ４を発生し、かつＦＦ１２３
の信号入力に接続されており、該ＦＦ１２３の出力は信
号Ｈ４Ｒを発生しかつ書込時間処理信号ＣＲＷＲを発す
るアンドゲート１２１の他の入力に接続されている。信
号Ｈ４Ｒは、その周期が１／４遅れた信号Ｈ４となって
いる。信号Ｈ２は、信号端末のＤＭＡ回路４のためのク
ロックとして作用する。

第８スイツチは、第６図の多重化信号回路Ｂをボす。２
ビツトカウンタ１２４ば、時間ヘース装置Ａの時間信号
Ｈ４を受け、該カウンタの第１のビット（ビット０）の
出力は選択信号ＥＢＴＳを発生し、該信号ＩＥＢＴｓは
第６図の多重変換装置９０と９６に与えられる。この信
号Ｅ、ＢＴＳが値“０”のとき、該信号は端末ＴＳｏに
よって発生されるアドレスを多重変換装置の出力に向け
て導く。前記信号が値゛′１”であるときに、これによ
って端末ＴＳ１によって発生されたアドレスを多重変換
装置の出力に向けて導くことが可能となる。カウンタ１
２４の第２のピッｌ−（ビット１）の出力は選択出力Δ
ＩＧを発生し、該出力ＡＩＧが多重度換装＃９１とゲー
１−１０６（第６図）与えられる。前記信号が値“１゛
のとき、これによってアドレス線画を介して伝送される
アドレスが多重変換装置９１の出力へ導くのをＯＪ能に
する。ＦＦ１２５ば、カウンタ１２４の第２のビットの
出力に接続され、その制御人力はインパーク１２６を介
して時間信号Ｈ４を受ける。ＦＦ１２５の出力はアント
ゲ−１・１２７の一方の人力に接続され、その他方の入
力は時間信号Ｈ４を受ける。アンドゲート１２７の出力
は、カウンタ１２４のリセット人力に接続されている。

このように、該カウンタはカウンタの状態デコード後、
かつ選択信号ＡＩＧに対応するデコード化に続く時間信
号Ｈ４の立上りでリセットされる。したがって、該カウ
ンタは、ｏｏ、　ｏｔ。

１０の３つの状態をとる。該タウンタの２ビツト出力は
、端末ＴＳｏとＴＳｚをそれぞれ指定する値“０”と“
１″をデコードするデコーダ１２８へ与えられ、かつ値
“０”に対して、制御信号Ｂｏを発生し、かつ値“ｌ”
に対して制御信号Ｂ１を発生ずるが、該信号は第６図の
ロージング回路のパイロットとして働く。

第９図は、第６図の書込信号発生装置Ｃを示す。

シフトレジスタ１２９は、直列入力が線１３０を介して
多重変換装置９０の出力に接続されている。線１３０は
、信号端末ＴＳｏとＴＳＩのマイクロ制御装置３の第３
のゲートグループＰ２によって与えられるアドレスの第
７ビツトに対応している。前記レジスタのシフト入力は
、時間信号Ｈ４Ｒを受け、前記レジスタの第１ビツト（
ビット０）の出力は、アンドゲート１３１の入力に接続
されている。前記レジスタの第４ビツト（ビット３）の
出力はインバータ１３２を介してアンドゲート】３１の
他方の人力に接続され、その出力は書込有効信号ＴＥＣ
Ｒを発生し、かつオアゲー１−１３３の人力に接続され
ている。オアゲート１３３の他方の入力は、書込／読出
信号処理回路（第６図）によって発生される書込有効信
号ＶＡＬを受げる。

オアゲート１３３の出力はアンドゲート１３４の一方の
入力に接続され、その他方の入力は時間ベース装置Ａで
発生される書込時間処理信号ＣＲＷＲを受ける。アンド
ゲート１３４は口述時間信号ＥＣを発生する。書込信号
発注器Ｃによって、２つの端末ＴＳ。

とＴＳｚから発生されるアドレスの第７ビツトの０″か
ら”　ｉ　”への遷移の検出を可能にし、かつ当該のア
クセス時間帯において書込時間信号ＥＣを発生ずるのを
可能にする。例えば、時間信号Ｈ４ノ前縁で、端末ＴＳ
ｏに対するアクセスが有効（オン）となり、これによっ
て第８図に丞すように、ＥＢＴＳ＝　０とＢｏ＝ｌとな
る。時間信号Ｈ４Ｒに続く立」二のによって端末ＴＳｏ
の第７ビツト（線１３０）をザンブルし、かつその値を
、端末ＴＳｏのアクセス時間帯における該ビットの先の
サンプリングと比較する。前記レジスタに０．１の組合
わせ（ビット０〜１およびビット３〜０）がある場合に
は、アンドゲート１３１は書込有効信号ＴＥＣＲを発生
し、かつ書込時間信号ＥＣはアントゲ−１−１３４によ
って発生される。端末制御装置によって発生されるデー
タの書込みのために、書込有効信号ＶＡＬが用いられる
が、該信号は書込／読出信号処理回路りによって発生さ
れ、前記信号はオアゲー１−１３３を介して書込信号Ｅ
Ｃを発生ずる゛ｒンドゲート１３４に伝送される。

第１０図は、第６図の書込／読出信号処理回路１〕を示
す。オアゲート１４５は読出制御線２５に接続され、該
線２５を介して続出制御信号ＬＭＲを受け、かつ他方の
入力は書込制御線２６に接続されており該線２６を介し
て摺鉢制御信号ＬＡ曲を受げるが、読出／書込信号は端
末制御装置から発せられる。アントゲ−１−１４６の一
方の入力はオアゲー１−１４５の出力に、そして他方の
入力はデコート制御線２４に接続され、該２４を介して
デコード制御信号ＩＤＭを受ける。ＦＦ１４７はその入
力に選択信号ＡＩＧを受け、そのクロック入力に時間信
号Ｈ４Ｒを受ける。ＦＦ１４８の入力はアンドゲート１
４６の出力に、そし−ζそのクロック入力はＦＦ１４７
の出力に接続されている。

選択出力ＡＩＧは、インバータ１４９を介してＦＦ１４
７゜１４８の各リセット入力に与えられる。

アンドゲート１５０の一方の入力は線２６に、去して他
方の入力はＦＦ１４８の出力に接続されている。

ＦＦ１５１の信号入力はアンドゲート１５ｏの出力に、
そしζそのクロック入力はインバータ１５２を介して時
間信号旧を受ける。オアゲー１−１５３の一方の入力は
、アンドゲート１５ｏの出力に、かつ他方の入力ばＦＦ
１５１の出力に接続されている。オアゲー目５３は、書
込有効信号を書込信号発生器Ｃへｌチえると共に割込発
生器Ｉにも与える。アントゲ−ト１５４の一方の入力は
ＦＦ１４８の出力に接続され、そして他方の人力は書込
時間処理出力ＣＲＷＩ７を受ける。ＦＦ１５５の信号入
力は、アントゲ−日４６の出力に、そのクロック入力は
インバータ１５６を介してアンドゲート１５４の出力に
、かつそのリセット入力はインバータ１５７を介してア
ンドゲート１５４の出力に、かつそのリセット入力はイ
ンバータｉ５７を介してその信号大力に接続されている
。

ＦＦ１５５の出力は端末準備線２７を介して端末制御装
置に接続され、前記線２７を介して交換記録記憶装置９
２の動作が有効になるとそれ力付１仁備信号ＴＳＲＤを
発生ずる。２人力アンドケー１１５８は線２４と２５を
介して端末制御装置に接続され、該線２４と２５によっ
てゲーＩ・１５８はデコード信号ＩＤＭと読出信号ＬＭ
ＦＩを受ける。アンドゲート１５８は、その出力に第６
図のレジスタ１０７の読出しを承認する読出信号ＬＵＧ
を発する。

書込／読出信号処理回路りば、信号制御装置を介して交
換記憶装置９２の読出および書込を行う時間信号を発生
ずる。書込または続出の検出は、第８図について示しか
つ説明したように、ｆ１１末制御装置が“１”であると
きに、選択信号ＡＩＧの時間で信号Ｈ４Ｒからサンプリ
ングによって行われる。

サンプル信号１０は、アンドゲート１４６によっ゛ζ発
生されたものと同じであり、ＦＦ１４８は時間信号）＋
４Ｒの同期信号を発する。ＦＦ１４Ｂから発せられる信
号が書込制御信号によりオンされる場合に、これば信号
制御装置ＵＧによる書込要求があることを不ず。

アンドゲート１５０は、書込有効信号をオアゲート１５
３に与え、ＦＦ１５１は該信号を廷長させ、オアゲ−Ｈ
５３から発せられた信号ＶＡＬが書込時間信号を発生す
る書込信号発生器Ｃに与えられる。端末制御装置からの
続出要求がある場合にば、アンドゲート１５８ば読出信
号Ｌ［ＩＧを第６図のレジスタ１０７に与える。該レジ
スタは、アンドケート１０３をオンする時間パルスＣＲ
ＷトへＩＧにおいてロードされる。なお、交換記憶装置
９２ば、書込時間信号ＥＣに対応する書込時間を除いて
アントゲ−１−１０１によって、當に続出状態になって
いる。ｐｐｔ５５は（第１０図）、回込時間処理信号Ｃ
ＴＷＲがリセットされると、端末準備信号ＴＳＲＤを発
する。端末準備信号の受信の際、端末制御装置は、書込
要求または続出要求があったかどうかにしたがって対応
する書込または読出信号ＬＡＭＷまたはＬＭＲをリセッ
ト入力、これによって端末準備信号ＴＳＲＤがリセット
される。

第１１図は、第６図のロージング回路１０９の構成を示
ず。ＦＦ１６０の信号大力は、線ｆ０２を介して端末Ｔ
Ｓｏのマイクロ制御装置３の第３のゲートグループＰ２
の第８ゲートに接続されている。レジスタ１１０の続出
信号に対応する第８ゲートから発せられるビットは、第
６図のアンドゲート１１１をオンする。フリップフロッ
プ（ＦＦ）のクロック入力は、多重化信号回路Ｂに接続
されており、制御信号Ｂｏを受ける。アントゲ−１−１
６１は、一方の人力に信号Ｂｏを受け、他方の入力に摺
鉢時間処理信号ＣＲＷＲを受ける。オアゲー１−１６２
の一方の入力は、ＦＦ１６０の出力に、他方の入力はイ
、ンパータ１６３を介してアンドゲート１６１の出力に
接続されている。ＦＦ１６０のリセット入力は、インバ
ータ１６４を介し°ζ線ｆ０２へ接続されている。オア
ゲート１６２の出力は、第６図のアンドゲート１ｏ４の
一方の人力に接続され°ζいる。オアゲート１６２は、
出力（Ｊ？ＷＫがリセットされると信号Ｂｏがオンのと
きに、ロージングタイミング信号を発する。マイク１コ
制御装置３が、レジスタ１１０の読出しのために線ｒｏ
２上で第８のゲートグループＰ２による読出信号を発生
ずる際に（これは信号Ｂｏの時間においてヒントが発せ
られる場合）、レジスタ１１０のロージングを禁止する
ことが必要である。ロージングを禁止するのばＦＦ１６
０によって発生される信号であり、オアゲート１６２は
信号ＢｏとＣＲＷＩ？がリセットされるとロージングタ
イミング信号を発生しない。

第１２図は、第６図のロージング回路１１２の構成を示
す。該回路は、ｆｆ）１１図のものと同じであるが、Ｆ
Ｆ１６０の信号入力が線ｆｘ２を介して端末ＴＳｔのマ
イクロ制御装置３の第８ゲートグループＰ２に接続され
ており、ＦＦ１６０のクロック入力とアントゲ−１−１
６１の一方の入力は、多重化信号回路Ｂから制御信号Ｂ
１を受ける。オアゲート１６２の出力は、第６図のアン
トゲ−ｔ・１０５の一方の人力に接続されている。

第１３図は、第６図の割込発生回路Ｉの構成を示す。デ
コーダ１６５は、第６図の糸車変換装置９１の出力に接
続され、アドレスピッ１−０〜５を受りる。

該デコーダはアンドゲート１６６の一方の人力およびア
ンドゲート１６８の一方の人力に与えられる“０′′を
デコートする。アントゲ−１１６６の他方の入力は、書
込信号発生器Ｃの書込有効信号ＴＢＣＲを受ける。ＦＦ
１６７は信号入力を有し、該入力ば”　ｉ　”信号を受
り、そのクロック入力は、アンドゲート１６６の出力に
接続され、そのリセット人力は、アントゲ−１−１６６
の出力に接続され、そのリセット入力は、第６ＩｉＪＯ
書込／読出時間回路りの書込有効信号ＶＡＬを受けるア
ンドゲート１６Ｈの出力に接続されている。

ＦＦ１６７は線２９を介して割込信号ＴＳＩＴを発生し
、信号制御装置へ与える。したがって、該割込信号は、
アドレス０〜５の６ビツトが“０゛′となっている時に
発生されるが、該アドレスは端末ＴＳｏまたはＴＳｚか
ら発生され、該信号は、端末制御装置によってこのとき
に発せられる同じアドレスのデコートを行う。このよう
にして、端末が端末制御装置に知らせるべきときは、そ
れがアドレス０に書込み、これによって割込みの送出を
端末制御装置に対して行う。

第１４図は、第２図のアクセス回路９の構成を示す。該
アクセス回路は、２つの同じ回路９ａと９ｂからなり、
回路９ａは端末ＴＳｏに、９ｂばＴＳ＋に割当てられて
いる回路９ａのみが詳細に図示されている。同図におい
て、アンド１７０の一方の入力ば線４９を介して端末制
御装置に接続されており、該装置は、端末のＤＭＡ回路
４から発せられる信号の付勢（オン）のための承認信号
ＡＵＴを発し、かつその他方の入力は線１３を介してＤ
ＭＡ　ｌｉ７回路４に接続され、そこからアドレス出力
信号ＡＥＮを受ける。

アンドゲート１７１の一方の入力はアントゲ−１−１７
０の出力に接続され、他方の入力はアドレス線１７５を
介して内部バスＢｌに接続され、アドレスを受けるよう
になっている。アントゲ−１−１７１の出力は線１７２
を介し゛ζハス５ＹＳＢＵＳに接続されている。アンド
ケート１７３の一方の入力は、アンドゲート１７０の出
力に、他方の入力はインバータ１７４の出力に接続され
、その入力は続出線４７を介してＤＭ八へ路４に接続さ
れ、読出信号を受けるようになっている。アンドゲート
１７７の一方の入力は、アントゲ−１−１７３の出力に
′、他方の入力はデータ線１７６を介して内部バスＢＩ
に接続されデータを受ける。アントゲ−！−１７７の出
力はバス５ＹＳＢＩＩＳに接続されている。アントゲ−
１１７９の一方の人力は、゛１ンドゲート１７０の出力
に、他方の人力は続出線４７に接続されている。アント
ゲ−１〜１８０の出力はデータ線１７６を介して内部バ
スＢＴに接続されている。アントゲ−１１８１の一方の
入力は続出線４７に、他方の入力はＦＦ１８２の出力に
接続されている。該ゲート１８１の出力は続出線１８３
を介してバス５ＹＳＢＵＳに接続されている。

アンドゲート１８４の一方の入力はＦＦｌ８２に、他方
の入力はＤＭＡ回路４に接続されており、書込信号問を
受りる。ゲート１８４の出力は■゛込綿線１８５介して
バス５ｙｓＢｕｓに接続されている。ＦＦ１８２の入力
はアンドゲート１７０の出力に、かつそのクロック入力
はクロック信号Ｉ（を受ける。回路９ｂは９ａと同じに
なっζおり、２つの回路９ａと９ｂと共通の線４９に接
続されている。該回路９ａは線１３を介して端末ＴＳ１
のＤＭＡ回路４に接続され°ζいる。

第１５図は、第３図の端末制御装置の走査モジュール４
０を示す二該制御装置は８つの端末を制御するので、走
査モジュールは２つの多重変換装置１９０゜１．９１お
よび２つの多重分離装置１９２　、１９３を介して８つ
の端末にそれぞれ接続されている。各多重変換装置と多
重分離装置は、８本の線を介して端末に接続されている
。多重変換装置１９０は要求線１１を介して端末に接続
され、各線は当該端末のＤＭＡ　ｌｉｊ路４から発せら
れる転送要求信号１１ＲＯを伝送する。多重変換装置１
９１の人力は、アドレス出力線１３を介して端末に接続
されており、各線は当該端末のＩＢＭ八回へ４からのア
ドレス有効信号ＡＥＮを伝送する。多重分離装置１９２
は出力が線１２を介して端末のＤＭＡ回路４に接続され
ている。該各線は準備信号ＲＤＹを送る。多重分離装置
１９３は、出力が履行線６８を介して端末の内部バスア
クセス回路７に接続され、該各線は転送要求（線１１の
信号＋１［）に応じて履行信号ＩルＤを送る。

ＦＦ１９４の信号入力は多重変換装置１９０の出力に、
そのクロック入力はインバータ１９６と１９７を介して
時間信号ＣＬ２とＣ１，４を受けるアンドゲート１９５
の出力に接続されている。ＦＦ１．９４の出力は、バス
要求線５６を介してバス５ＹＳＢＩＪＳに接続され、か
つアンドゲート１９８の入力にも接続されている。前記
ＦＦば線５６上にバス要求出力ＢＲ［１を発する。アン
ドゲート１９８の他方の入力は、優先履行線５５を介し
てバス５ＹＳＢＩＩＳに接続され、優先履行出力ＢＰＲ
Ｎを受ける。アンドゲート１９日の出力は、ＦＦ１９９
の信号入力に接続され、クロック入力にクロック信号１
１を受け、そのリセット入力はマイクロプロセッサ３３
に接続されている。アントゲ−１〜２０１はインバータ
２０２を介して線６２に接続され、該線はバスＳ’／５
ＢＵＳに接続され、バス占有信号ＢＹを送る。アントゲ
−１−２０１の入力ばＦＦ１９９の出力に接続されてい
る。Ｆｌ？２０３はアンドゲート２０１に接続され、そ
のクロック入力はクロック信号を受ける。ＦＦ２０３の
出力は、端末を線４９を介して端末制御装置に接続する
４つのアクセス回路９に接続され、承認出力ＡＵＴを送
ると共にＦＦ２０３の保持入力にも接続されている。ア
ンドゲート２０４は２人力を結んだケートとなっている
。

３ビツトカウンタ２０５のクロック人力は、アンドゲー
ト２０６の出力に接続され、２０６の入力をインバータ
２０７を介してオアゲート２０８の出力に接続され、そ
の他方の人力はクロック信号Ｈ４を受ける。オアゲート
２０８ばＦＦ１９４とＦＦ１９９に接続されている。カ
ウンタ２０５の並列出力は多重変換装置１９０．１９１
および多重分離装置１９２．１９３の選択入力に接続さ
れ、該カウンタが０〜７の数を発する。

該カウンタ２０５は、多重変換装置１９０が転送要求出
力ＩＩ　ＲＱ　Ｃを発するとオアゲー１−２０８を介し
て阻ｌｈＬ、この阻止はＦＦ１９９からの信号によって
クロック時間Ｈ延長される。

ＦＦ２４０の一方の入力は履行線５７を介して５ＹＳＢ
ｔｌＳに接続され、線５７は■込またば読出！復行（ｇ
号へＧＫを発する。ＦＦ２４０は多重分離装置１９２に
接続され、準備信号ＲＯＹを送る。ＦＦ２４０の１１セ
ソ１−人力はインバータ２４１を介してＦＦ２０３に接
続されている。

アンドゲート２４２は多重度換装ｖ１９１と１９０にイ
ンバータ２４を介して接続されている。ゲート２４２の
出力は２ビツトシフトレジスタ２４４に接続され、該２
４４の出力ばＦＦ２０３のりセント人力に接続されてい
る。シフトレジスタ２４４のクロック入力は信号Ｈを受
ける。アンドゲート２４５はＦＦ２０３と多重変換装置
１９０に接続され′ζいる。ゲート２４５はＦｌ？２０
３と多重変換装置１９０に接続されている。ゲート２４
５の出力は多重分離装置１９３の入力に接続され、制御
装置υＧにより制御される８つの端末ＴＳのうぢの１つ
のＤＭ八へ路４からの転送要求信号に応じて履行信号Ｈ
ＬＤを発する。

２つの分割器２４６と２４７は、クロック信号１−１か
ら信号ＣＬ２とＣｌ３を発生ｊ′る。該信号’ＣＬ２　
、　Ｃｌ３は制御装置ＵＧで利用される。

次に、端末の受信部６が線りからのバイトを受ける場合
における端末と端末制御装置Ｗ間の交換例を説明する。

受信部６が転送要求を内部バスアクセス回１２ｈ７（第
４図）およびチャンネル切換回路８　（第５図）を介し
てＤＭＡ回路４に送る。そうすると、０旧回路ば要求線
１１を介して転送要求（ｇ号ＩＩ　ＲＱを発生ずる。端
末制御装置ＬＩＧの走査モジュール４０（第１５１Ｐ＋
　）において、カウンタ２０５が要求端末の椙号を発す
ると直ちに、多重変換装置１９０が転送要求信号１１Ｒ
Ｑを送り、ＦＦ１９４が線５６上にバス要求信号ＢＩｌ
［１を発し、バスＳ’１ＳＢＩＪＳへのアクセスを要求
する。信号ＢＲＱは要求端末の番号に関しカウンタ２０
５を阻止する働きをする。バス５ＹＳＢＩＩＳが要求端
末への優先権を承認すると、優先履行信号ＢＰＲＮがそ
こから発せられる。バス５ＹＳＢｔｌＳが空きになると
、占有信号ＢＹが線６２に“０”を送り、ハス５ＹＳＢ
ＵＳは要求端末に振り当てられる。そうするとＰＦ２０
３　（第５図）は線４９に承認信号＾ＵＴを発し、該信
号は前記Ｆｌ’を保持すると共に、“■”の占有信号Ｂ
Ｙを線６２に発する。

更に、カウンタ２０５で制御される多重分離装置１９；
３が要求端末の履行線６８に転送要求履行信号＋１　Ｌ
　Ｄを発する。

要求端末において、信号ＨＬＤが受信部に内部バスアク
セスＢｌを与え、受信部６の叶へ回路が受信したバイト
をまず読出し次いで線１３上に、その転送アドレスの出
力を承認するアドレス出力信号ＡＥＮを発し、それを５
ＹＳＢＵＳ　（第１４図）に送る。ＤＭＡ回路４は書込
線４８上に書込信号１１Ｗを発してアクセス回路９へ送
り、主記憶装置肛（第１図）内で、バス５ＹＳＢＵＳを
介してデータの１込みを行う。書込みが行われると、主
記憶袋ｖＭＣば走査モジュール４（）にバス５ＹＳＢＵ
Ｓの履行信号ＡＣＫを送り２その結果準備信号ＲＤＹが
要求端末へ送られ、転送兜求信号およびバス要求信号を
オフにする。該信号をオフにすることによって、走査モ
ジュールにおいて承認信号へ〇Ｔおよびバス要求信号Ｂ
ＲＱのオフを生しさせる。これによって、ハス５ＹＳＢ
ｔｌＳが空き、カウンタ２０５がカウンティングサイク
ルを実行する。

第１６図は、第３図の第２インターフエース３８の構成
を示す。デコーダ２６５の人力はアドレス局部バ°スＢ
Ｌへに接続され、マイクロプロセッサ３３の２つのアド
レスビットを受け、その出力はデータ線ＬＤを介して交
換有効信号を線２６６上に発し、線２６７上にはＲＡＭ
　３Ｂの有効信号（オン信号）を、線２６８にはＲＯＭ
　３７の有効信号を発する。デコーダ２６９の人力はア
ドレス局部バスＢｌ、Ａに接続され、端末制御装置を８
つの端末に接続している４つの交換回路１０に対する２
つの関連アドレスビットを受ける。

これらの２ビツトによづて４つのうぢの１つの交換回路
に信号を送ることができる。デコーダからの４つの出力
０．　１．　２．　３のそれぞれは線２４を介して交換
回路１０に与えられ、線２４上の信号ばデコー・ド制御
信号ＩＤＭ　（第３図、第１０図）となっ−Ｃいる。該
信号ＩＤＭは、４つの交換回路のうち１つの回路のみ発
生される。アントゲ−１−２６０の入力はデータ局部バ
スＢＬＤに、他方の人力は線２６を介して局部バス制御
装置３１に接続されており、かつその出力はデータ線Ｌ
Ｄに接続されている。アントゲ−１−２６１の一方の入
力はインバータ２６２を介して、書込制御出力ＬＡＭＷ
を送る線２６へ接続されている。アントゲ−１−２６０
，２６１の他方の入力は、デコーダ２６５の出力に接続
されている。アント′ケート２６３の一ノｊの入力はバ
スＯＬＤに、他方の入力は線４５を介して書込出力を発
する局部バス制御装置３１に接続されている。

８ビツトレジスタ２６４はバスＢＬＤから端末のそれぞ
れに対する８つのビットを受けるが、各ピッ（〜は対応
する端末をリセットすることができる。

レジスタ２６４の出力は、８本の線を自し、各線が１つ
の端末に当てられる。該缶出力線は、“′１”に対応す
るビットでリセット信号ＴＳＲＥＳを与える。

したがって、各端末制御装置は、１つ端末にまたは複数
、更には全端末を同時にリセットの制御が行なえる。レ
ジスタ２６４のリセット入力は線２００（第３図）接続
され、前記端末制御装置のマイクロプロセッサ３３によ
ってリセットされる。

第１７図は、第３図の第１インターフエース３４の構成
を示す。バス仲介装置ＡＢおよびバスｔｌｉｌＪ御装置
ＣＢは、状態線４１を介してマイクロプロセッサ３３に
接続され、かつクロック装置３０からの６．８３ＭＨｚ
のクロック信号を受ける。ハス仲介装置へＢは、主クロ
ツク信号Ｈを受ける。

バス仲介装置へＢは、”ｒドレス出力線を介してバス制
御装置ＣＢおよびアクセス回路ＣＡ−＼接続され、かつ
上記線上にアドレス出力信号ＥＮＡを発する。

これは線６０．６１．６２を介してバス５ＹＳＢ［ＩＳ
にも接続されている。優先履行線６０を介して装置ＡＢ
は優先履行信号を受けると共に、バス要求線６１を介し
てバス要求信号ＢＲＥＱを発し、かつ二方向占有線６２
を介してバス５ｙｓＢｕｓの占有信号ＢＹを受ける。バ
ス制御装置ＣＢは線４２〜４４を介してバス５ＹＳＢＵ
Ｓに接続される。前記制御装置は読出線４２を介して読
出信号ＭＲＤＣを、書込線４３を発して書込信号ＭＷＴ
Ｃを、そして制御線４４を介して所定の書込制御信号Ａ
ＭＷＴＣを発する。ハス制御装置ＣＢはデータ有効線２
７６を介してアクセス回路ＣＡに接続され該線２７６を
介してデータの出力有効信号ＤＴＲを発すると共に、デ
ータ転送要求線を介してデータ転送信号を発する。

アクセス回路ＣΔばアンドゲート２７８を有し、該ゲー
トの一方の入力は線２７６に、他方の入力は線２７７に
接続され、アントゲ−１−２７９の一方の入力はインバ
ータ２８０を介した線２７６に、他方の入力は線２７７
に接続されている。アンドゲート２８１の一方の入力は
アンドゲート２７８の出力に、他方の人力はデータ局部
バスＢＬＤに接続され、その出力のデータ線５８を介し
てバス５ＹＳＢＵＳに接続されている。

アンドゲート２８２の一方の入力はデータ線５８に、他
方の入力はアンドゲート２７９の出力に接続されており
その出力ば線ＢＬＤに接続されている。アンドゲート２
８３の一方の入力はアドレス局部バスＢＬΔに、他方の
入力は線２７５に接続され、その出力はアドレス線５９
を介してバス５ＹＳＢ［ＩＳに接続されている。マイク
ロプロセッサはバス制御装置ＣＢによりバス５ＹＳＢＵ
Ｓに、および適当な信号を発するバス仲介装置ＡＢにア
クセスすることができるマイクロプロセッサ３３の要求
により、バス仲介装置へＢはバス要求信号ＢＲＥＱを送
りかつ、ハス５ｙｓＢｕｓが空いている場合には優先履
行信号１３ＰＲを受ける。

該信号ＢＰＲの受信後、およびバス５ＹＳＢＵＳが空き
（Ｂ、Ｙ＝０）であると、バス仲介装置が占有信号ＢＹ
を発し該バスの予約を行う。

アクセス回路ＣＡによってデータおよびアドレスの発送
を可能にし、マイクロプロセソザ３３記憶装置３６．３
７または交換記憶装置９２にアクセスを欲しているが、
あるいはバス５ＹＳＢＵＳを介して主記憶装置肛にアク
セスを欲しているかにしたがって、ハス５ＹＳＢＵＳか
らのデータ受信を可能にする。すなわち、局部バス制御
装置３１（記憶装置３６．３７．　り２へアクセス）か
、あるいは書込または読出信号を発生ずるためのバス制
御装置ＣＢを働かずごとによって行う。

第１８図は、第３図の割込回路３９の構成を示す。

デコーダ２９０は第１７図のアドレス線５９に接続され
ている。アドレス線のアドレスについての下位をデコー
ドすることによって、該デコーダはアドレスＲＺＭＥＳ
、　ＩＴＭＥＳ、　ＲＺＣＭＤ、　ＲＺＣＭＤ、　ＩＴ
ＣＭＤ、　ＲＺＩＴ。

ＩＤＩＴを発する。第１の割込回路は、２つのアンドゲ
ート２９１．２９２．　４ビットカウンタ２９３．デコ
ーダ２９４、インバータ２９５．　ＦＦ２９６および絶
縁ゲート２９７で構成されている。アンドゲート２９１
の一方の入力は線５４を介してバス５ＹＳＢｔｌＳに、
他方の人力はデコーダ２９０に接続され、該デコーダ２
９０からアドレスＩＴＣＭＤを受け、その出力はカウン
タ２９３のカウント入力に接続されている。アンドゲー
ト２９２の一方の入力は線５４に接続され、他方の入力
はデコーダ２９０に接続されておりアドレスＲＺＣＭＤ
を受け、その出力はカウンタ２９３のカウント入力に接
続されている。該カウンタの出力は、デコーダ２９４の
入力に接続されその０出力はインバータ２９５を介して
ＦＦ２９６の入力に接続されているが、ＦＦ２９６はク
ロック信号Ｈで制御される。ＦＦ２９６の出力は絶縁ゲ
ート２９７を介して線５１に接続されている。

カウンタ２９３のリセット人力は線２００　（第３図）
に接続されマイクロプロセッサ３３によりリセットされ
る。

第２の割込回路も同様に、２つのアンドゲート３０Ｌ　
３０２．カウンタ３０３．デコーダ３０４．インバータ
３０５、ＦＦ３０６．絶縁ゲー１−３０７およびインバ
ータ３゜８で構成されている。

アンドゲート３０１はハス５ｙＳＢＵｓとデコーダ２９
０に接続されアドレスＩＴＭＥＳを受けるようになって
おり、その出力ばカウンタ３０３のカウント入力に接続
されている。アンドゲート３０２の入力は線５４とデコ
ーダ２９０に接続されアドレスＲＺＮＩＥＳを受け、そ
の出力はカウンタ３０３のカウント入力に接続されてい
る。カウンタ３０３の出力はデコーダ３０４に接続され
、その０出力はインバータ３０５を介してＦＦ３０６に
接続されており、その第１５出力はインバータ３０８を
介してアンドゲート３０１の他の入力に接続されている
。ＦＦ３０６はクロック信号Ｈにより駆動され、その出
力はゲート３０７を介して線５２に接続されている。カ
ウンタ３０３のリセット入力は線２００（第３図）に接
続され、マイクロプロセッサ３３によってリセットされ
る。

第３の割込回路は２つのアントゲ−１−３１１，３１２
゜カウンタ３１３．デコーダ３１４．インバータ３１５
．ＦＦ３１６゜絶縁ゲート３１７で構成されている。ア
ンドゲート３↓１の人力はバス５ＹＳＢＵＳとデコーダ
２９０に接続されアドレスＩＤＩＴを受け、その出力は
カウンタ３１３に接続されている。アンドゲート３１２
の入力は線５４とデコーダ２９０に接続されアドレスＲ
ＺＩＴを受けると共に、その出力ばカウンタ３１３の入
力に接続されている。該カウンタ３１３の出力ばインハ
ーク３１５を介しζＦＦ３６１の人力に接続されている
。ＦＦ３１６の出力は前記ゲート３１７を介して線５３
に接続され、カウンタ３１３のリセット入力は線２００
（第３図）に接続され、マイクロプロセッサ３３により
リセットされる 第３図に示す信号制御装置は、線５１を介して割込命令
ＩＮＴＣを制御装置υＣへ送り、かつ線５２を介して同
ＵＣに通報割込信号を送る。制御装置ＵＣは線５３を介
して割込制御装置３５（第３図）へ与えられる割込命令
を信号制御装置に送る。割込命令は、信号制御装置、ま
たは制御装置ＵＣが主記憶装置ＭＣ内の適当な交換領域
内で端末に対する命令を与えたことを意味する。通報割
込信号は端末制御装置が主記憶装置ＭＣへと、１つの信
号端末の線の通報を与えたことを意味する。それらの割
込みは、考慮すべき命令、または通報が存在しているこ
とを意味する。

第１の割込回路に対して、制御装置υＣへと命令を送る
ことを示すアドレスＩＴＣＨＤによって、カウンタ２９
３のカラン１〜アンプを行い、その結果、制御装置ＵＣ
の動作を中断する割込信号を線５１に送る。

命令のカウント後、制御装置ＵＣはアドレスｌ？ＺｃＭ
Ｉ）を発し、これによってカウンタ２９３のカウントダ
ウンを行う。該カウンタがゼロにならない限り、割込み
は存在する。デコーダ２９０でデコードされるアドレス
ＩＴＣＭ口は、線５９（第１７１Ｍ＋）の端末制御装置
によって発せられ、該アドレスは端末制御装置のマイク
ロプロセッサ３３により発せられる。

第２の割込回路に対しては、通報を制御装置ＵＣに送る
ことを示すアドレスＩＴＭＥＳによって、カウンタ３０
３のカウントアツプが行われ、その結果、線５２への制
窃１装置ＵＣの動作を中１１ｒする割込信号の送出が行
われる。該通報のカウント後、制御装置ＵＣはカウンタ
３０３のカウントダウンを行うアドレスＲＺＭＥＳを発
するが、該カウンタがゼロにならない限り割込が存在す
る。アドレスＩＴＭＥＳは、マイクロプロセッサ３３か
ら発せられ線５９上に送られる。

カウンタ３０３はデコーダ３０４によって第１５番目の
デコード化が阻止される。

第３の割込回路に対しては、線５９へと制御装置ＵＣか
らの命令を送ることを示すアドレスＩＤＩＴによってカ
ウンタ３１３のカウントアツプが行われ、その結果、信
号制御装置のマイクロプロセッサ・３３の動作を中断す
る割込信号を線５３に送出する。命令のカウント後、マ
イクロプロセッサ３３はカウンタ３１３がカウントダウ
ンを行うアドレスｌ？ＺＩＴを発するが、前記カウンタ
がゼロでない限り割込が存在する。

第１９図は、第２図の交換回路１０の構成を丞ず第６図
の交換記憶装置９２の６４バイトの領域を示す。

同図において２つの端末に共通な交換記憶装置９２は、
６４バイトの２部分からなり、各部は１つの端末に割当
られ°ζいる。

下記に種々のバイトの定義を示゛４ バイト０：これば割込の予約を行う。。

バイト１：送信すべき後方向インジケータビットＢＩＲ
−Ｅ、７ビソ１−Ｎ５Ｒ−Ｅは送信ずべき後シーケンス
番号送信領域はバイト２ 〜７゜ バイト２：ビットＥＰＴＳＥは状態信号フレームの永続
送信（ＴＳＥ）。

４ビツトは不使用。

ビットＦＭは通報の終了を示′３−。

ビン）ＤＭは通報の開始を刀マず。

ピッＩ−ＰＢＥは送信ずべきブロックの存在を示す。

バイト３：前方向インジケータビットロＩＡ−Ｅ。

７ビツトＮ５Ａ−Ｅは送信ずべき前シーケンス番号を示
す。

バイト４：７ビソトＬＯはフレームの長さを示す。

バイト５：７ビソトＬ＋ｏバイト４と５は送信すべきフ
レームの全長ヲ不ず。

バイト６：７ビツト八Ｄ□、バイト６と７は送イ百すべ
きフレームの主記憶内のアドレスを 示す。ブロックの通過領域はハイド８ 〜ハイド１０゜ バイト８：７ビツト不使用。

ビットＰＺＲは受信用の空きブロックを示す。

バイト９：８ビツト八ＤＢＬｏは空きフ゛ロックのアド
レスを示す。

バイトｌＯ：８ビット八ＤＢＬｚ。ハイド９と１０は空
きブロックのアドレス（主記憶装置）を 示す。

バイト１１：ビットＩＴＶは充填信号フレームの受信を
示す。ビットＩ　ＴＣＲば正しいフレームの受信を示す
。

５ビ・７トは不使用。

ビット八ＣＮは送信すべき負の実行検出を示す。

バイト１２：６ビツト不使川。

ピッ）　ＴＳＥは受信した状態係号フレームを示す。

ビットＰＭは受信部の通報を不ず。

バイト１３：不使用ビット１゜ ７ビソ１−Ｎ５Ａ−１１は受信部のシーケンス番号。

ハイド１４：８ビットＬ　ｏ　／　１ バイ目５：４ピツ）　ＮＢＺＵは受信したブロック数を
示す。

３ビツト不使用。

ビットＬｔ１５該ビットばハイ１−と 共に受信したフレームの長さを示す。

バイト１６：８ピッｌ−ＰＺＯＮでこれは受信したプロ
・ツク線において受信した第１の通報ブロ ック上にポインタを構成（バイト２３〜５８）する。第
２の受信領域はハイド１７〜２１゜ バイト１７：６ビツト不使用。

ビットＴＳＥは状態信号フレームを示す。

ピッｌ−ＰＭは通報の存在を示す。

バイト１８：１ビツト不使用。

７ビツトＮ５Ａ−Ｒは受信前シーケンス番号を示す。

バイト１９：８ビツトＬ　ｏ　／　２はフレームの長さ
を示す。

バイト２０：４ビツトＮＢＺＵはブロック数を示す。

３ピツ（・は不使用。ビットＬ１／２ばバイト１９と共
に受信したフレームの長さを示す。

バイ１−２１：８ビツトＰＺＯＮは受信ブロック線で受
信した第１の通報ブロック上にポインタ を構成する（ハイド２３〜５８）。

バイト２２：受信後方向インヂケータビット旧Ｒ−１１
゜７ビソトＮ５Ｒ−Ｒは受信後シーケンス数をボず。

バイト２３：受信ブロック列（キュー）。

〜５８ このバイトは信号フレーム（受信ブロ ックライン）の受信用に使用される連 続ブロックアドレスを示す。

バイト５９：８ビツトＮＳ八は再送バッファ内の通報の
旧信号フレームの前シーケンス数を 示す。

バイト６０：ビットＢＭＲば受信（θ〜１を通過）を行
うためのもの、または不動作（通過 １〜０）用のもの。

ビットＢＲＥＴは端末が充填フレームまたは通報フレー
ムすべてを拒否する際に は値“１”をとる。３ビツトは不使用。

ビットｌ５ＩＴＴＳは整列を除き受信したフレーム上の
エラー率の監視を行う場合 に“１″をとる。ビットＩＳは整列中 緊急状態で“１゛をとる。

バイト６１：ビットＳＡＤま整列中のエラーのみが生じ
たことを示す。４ビツトは不使用。

ピッｌ−０１？ＥＣは端末の故障受信源を示ず。

ビット０５ＴＴＳは信号フレームについてエラー率の監
視装置の過度エラー率に よって生ずる故障を示す。

ピッ１−ＣＤは故障チャンネルを不ず。

バイト６２：予約８ビツトはエラーコードとテスト用。

バイＩ・６３：８ビソト不使用。送信動作用。

通報信号フレームの送信。

レベル３、ずなわち制御装置ＵＣは信号制御装置例えば
ＵＧｌに対して、通報フレームが所与の信号端末によっ
て発せ られなければならないことを丞ず。該 制御装置ＵＣは交換回路１０の交換記憶装置９２の送信
領域において、ずなわら、所与の端末に割当てられた交
換記憶装 置の半分のハイド２〜７内で書込みを 行う。

（イ）送信すべき前シーケンス数Ｎ５Ａ−Ｅおよび送信
ずべき前方向のインディ ケータビットＢＩＡ−Ｅ　。

（ロ）送信すべきフレームの全＆ＬｏおよびＩ、１゜ （ハ）前記フレームについての主記憶装置ＭＣ内のアド
レスへ〇〇、へ口１゜ 信号制御装置ＵＧ１はピントＦＭ、ＤＭおよびＰＢＥを
セットする（バイト２）。

バイト１の送信ずべき後方向シーケンス数Ｎ５Ｒ−ＩＥ
は、端末制御装置によっ゛ζ規則的に更新され、かつ端
末によって循環的にカウントされる。ルーチンにおいて
、該端末はピッ１−ＰＢＥを読む。それが′“１゛であ
ると、送信すべきブロックが存在していることを意味し
、異なる現データを取得しかつビットＰＢＥをリセット
する。該端末は、アドレス八〇〇　＋へ！〕１　（バイ
ト６．７）によツー（ＤＭＡ　ｌｉ４目？８４からの非
動作送信チャンネルを準備状態にさせ、次いでそれに続
く送信割込の処理中に送信部５に対して、フレームＬｏ
、Ｌ＞（パイ１〜４および５）の幅、送信すべき前シー
ケンス数ＮＳΔ−Ｅ　（バイト３の７ビツト）およびビ
ットＢＩΔ−Ｅ　（バイト３）、それに送信すべき後シ
ーケンス数Ｎ５Ｒ−Ｅ　（バイト１の７ビツト）とビッ
トＢＩＲ−Ｅ　（バイト）を与えることによって準備状
態にし、かつ先に準備状態にしたチャンネルを切換える
。複数のブロック内の通報信号フレームに対して、端末
制御装置ＵＧ１はブロックを端末に相次いで与える、つ
まり第１のもの以外のブロックに対して、前記制御装置
ＵＧ１は通報の開始であればＤＰＩ＝　１　、通報の終
了であれば回＝１、送信すべきブロックが存在する場合
にはＰＢＲ＝　１にして、フ゛ロックアドレスＡＤｏ　
。

＾Ｄ１およびビットＦＭ、　ＤＭ、　ＰＢＥのみを通ず
。

状態信号フレームの送信 状態信号フレームの送信は、状態が変化するまで反復さ
れる。端末制御装置ＩＪＧ１がブロックの通報信号フレ
ームに対する動作と同じで行うが、ビットＥＰＴＳＥを
“１”にセットして行う　（状態信号フレームの永続送
信）。端末のマイクロ制御装置がピッ１−ＰＢＥ（送信
すべきブロックの存在）およびＥＰＴＳＥが“１″であ
ることを検出すると、状態信号フレームの送信準備を行
い、ビア）ＰＢＥをＯにセントし、かつ該フレームを繰
返しマイクロ制御装置はビットＰＢＢが“１”に再セッ
トされたこと、またビットＩＥＰＴｓＥがＯに戻ったか
を検出するまで続ける。

送信すべき信号フレームまたば状態フレームがない場合
には、端末のマイクロ制御装置は充填信号フレームの送
信を知らせる。該充填フレームに関連したパラメータは
、先のフレーム内で送信された前シーケンス番号ＮＳへ
−Ｅおよび送信された後シーケンス番号Ｎ５１？−１＋
となっており１．該番号は交換記憶装置内で読出される
。充填フレームの送信に予約された記憶ブロックのアド
レスは、主記憶装置ＭＣ内の該ブロックのアドレスとな
っているが、該アドレスがマイクロ制御装置から知らさ
れる。

この場合；連続した充填信号フレームの送信の際、用い
られるのはＤＭＡ回路４の同じ送信チャンネルである。

受信動作 １１ＭＡ回路４の受信チャンネルが不動作、すなわち非
付勢状態であると、端末のマイクロ制御装置がそれを付
勢して、３０バイトのうちの１つの空きブロックに対し
て付勢（オン）する。このために、空きブロックのアド
レスの内部線を準備し、交換記憶装置９２を介して信号
制御装置により利用可能なブロックにおいて規制的に供
給する。通報の各終了でおよび受信した３０バイトのブ
ロックの各終ｒで、１つの受信チャンネルから他の受信
チャンネルへの切換がある。マイクロ制御装置は、１つ
のフレームの受信の終了で受信部６によって割込のがな
される。該フレームのオン制御後、かつ結果としてエラ
ーカウンタ上に移した後で、フレームの型式（受信部に
よって与えられるフレームの長さにより通報、状態、充
填およびその受信のために用いられるブロック数）が決
定され、かつ後シーケンス数Ｎ５Ｒ−Ｒ、前シーケンス
数Ｎ５Ａ−Ｒおよび受信したビットＢＩへ−Ｒの干渉を
チェックする。

マイクロ制御装置は、次いで交換記憶装置の２つの受信
領域のうちの一方において端末制御装置に対して有効な
データを与えるが（バイト１２〜１６または１７〜２０
）、該２つの領域は交互に用いられる。前記データは下
記のようになっている；（イ）受信した前方向シーケン
ス番号Ｎ５Ａ−Ｒ。

（ロ）受信したフレームの長さく９ピッｌ−：■、０／
１およびＬ１／］、）および受信したブロック番号ＮＢ
ＺＵ。

（ハ）列内の第１のブロックのポインタの表示出力ＰＺ
ＯＮ。

マイクロ制御装置がピッｌ−ＰＭを１にセットするため
に、通報の存在を表示しかつ状態フレームはないのでピ
ッｌ−ＴＳＥば０にセントされる。次いで前記マイクロ
制御装置は割込信号を、割込発生器■　（第６図および
第１３図）によっ゛ζ端末制御装置に向けて送信するが
、該割込信号は端末制御装置（第３図）の割込制御装置
３５によって受信されない。もし通報が複数のブロック
で構成されている場合に、受信ブロック列において（パ
イ１−２３〜５８）第１のブロックのアドレスに続いて
受信のために用いられる連続したブロックの７トレスが
見付りられる。

受信充填信号フレーム この手続きは、先のものと同しであるが、ピッ１−ＰＭ
とＴＳＥがＯににセントされたままであり、充填フレー
ムがあることを示すビットＩＴＶが１″にセットされる
（バイト１１）。端末のマイクロ制御装置が充填フレー
ムの米信のために用いられる記憶ブロックのアドレスを
回収し、そうしζそれらのアドレスを利用可能なブロッ
クアドレスのその内部列に入れることによって、チェッ
ク後、１つのフレームのために用いられたアドレスが正
しくないかどうかを見つける。

最後に、受信した前方向シーケンス番号Ｎ５Ｒ−Ｒと受
信した後方向インジケータビットＢＩＲ−Ｒが、受信し
た充填フレームまたはｆ１報フレームの毎に更新され、
かつ送信されるべき負で実行されるピッ１４ｃＮ（ハイ
ド１１）が、マイクロ制御装置によって必要に応じてセ
ットされる。

上記に図示し説明した動作は、第６図に示した交換回路
に共通の第２図の２つの端末ＴＳｏとＴＳｔに対するも
のと同じであり、交換記憶装置９２へのアクセスは、ず
なわしそのアドレスは多重化信号回路Ｂによって制御さ
れるが、該回路Ｂによって２つの端末と端末制御装置が
交換記憶装置９２へ循環的にアクセスしうる。

【図面の簡単な説明】

第１図は本発明が通用される端末装置の全体図、第２図
は本発明の２つの端末のアッセンブリ図、第３図は第１
図の端末制御装置の構成図、第４図は第２図の端末の内
部バスアクセス回路の構成図、第５図は第２図の一方の
端末装置のチャンネル切換回路の構成図、第６図は第２
図の端末制御装置を有する交換回路の構成図、第７図は
第６図の時間ベース装置の構成図、第８図は第６図の多
重化信号回路の構成図、第９図は第６図の書込信号発生
器の構成図、第１０図は第６図の交換回路の凹線／読出
信号処理回路の構成図、第１１図は第６図のロージング
回路の構成図、第１２図は第６図の他のロージング回路
の構成図、第１３図は第６図の割込発生回路の構成図、
第１４図は第２図のアクセス回路の構成図、第１５図は
第３図の端末制御装置の庄査モジュール構成図、第１６
図は第３図の第２インターフエースの構成図、第１７図
は第３図の第１インターフエースの構成図、第１８図は
第３図の割込回路の構成図、第１９図は第６図の交換記
憶装置の一部（６４バイト）の構成図をそれぞれ示す。 図中、１．２は端末グループ、ＴＳは端末、ＵＧｘ　。 ＵＣ２は端末制御装置、ＵＣは制御装置（中央制御装置
）、ＭＣは主記憶装置６１．３はマイクロ制御装置、４
はＤＭＡ回路、５は送信部、６は受信部、７は内部バス
アクセス回路、８はチャンネル切換回路、９はアクセス
回路、１０は交換回路を夫々示す。 ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ　５ ＦＩＧ、７ ＦＩＧ、８ Ｌ　Ｊ ＦＩＧ、９　ｃ。 ＦＩＧ、’１Ｉ Ｌ−、ｊ ＦＩＧ、１２ ＦＩＧ、１３ ＦＩＧ、１４ ＦＩＧ、’１６ ＦＩＧ、　１７ ＦＩＧ、１９

Claims (1)

1. 【特許請求の範囲】 １、第７信号システム用信号端末装置であって、交換局
   間の接続回路網に接続された複数の信号端末及び少なく
   とも１個の端末制御装置（ＵＧ）とを備え、前記端末制
   御装置と複数の前記端末は汎用バス（ＳＹＳＢＵＳ）を
   介して制御装置（ＩＣ）及び前記交換局のレベル３を構
   成する主記憶装置（ＭＣ）に接続されており、前記信号
   端末（ＴＳ）はそれぞれが１個の端末制御装置ＣＵＧ１
   ．　ＵＧ２　）に接続された信号端末グループ（１，２
   ）を構成しており、各グループにおいて各端末はアクセ
   ス回路（９）を介して前記汎用バスに交換回路α０）を
   介して端末制御装置に接続されていることを特徴とする
   信号端末装置。 ２、特許請求の範囲第１項記載の信号端末装置において
   、１個の信号端末はマイクロ制御装Ｗ（３）、送信部（
   ５）、受信部（６）、内部バスアクセス回路（７）、チ
   ャンネル切換回路（８）、ＤＭ八へ路（４）とを備え、
   内部バス（１３１）が前記マイクロ制御装置、送信部、
   受信部、ＤＭＡ回路、およびアクセス回路（９）間を接
   続しており、前記送信部および前記受信部は二方向線（
   Ｌ）を介して前記接続網、および内部バスアクセス回路
   （７）、それに線（２３）を介して前記切換回路に接続
   され、前記送信部は送信割込線（１７）を介して前記マ
   イクロ制御装置に接続され、前記受信部は受信側、込線
   （１８）を介して前記マイクロ制御装置に接続され、内
   部バスアリセス回路（７）は前記マイクロ制御装置、チ
   ャンネル切換回路（８）、ＤＭＡ回路に接続されると共
   に履行線（６８）を介して端末制御装置に接続され、前
   記チャンネル切換回路は前記マイクロ制御装置と１６回
   路に接続され、該マイクロ制御装置はアドレス線（１９
   ）とデータ線（２０）とを介して交換回路（１０１に接
   続され、前記ＤＭＡ回路は続出線（４７）を介してアク
   セス回路（９）に、および書込線とアドレス出力線に接
   続されており、前記送信部、受信部、マイクロ制御装置
   およびＤＭＡ回路はリセット線（２８）を介して端末制
   御装置に接続され、前ＤＭＡ回路は要求線（１１）準備
   線（１２）およびアドレス出力線（１３）を介して前記
   端末制御装置に接続され、アクセス回路（９）は汎用バ
   ス（ＳＹＳＢＵＳ）に接続されると共に承認線（４９）
   を介して端末制御装置に接続され、交換回路００）はア
   ドレスバス（ＬＡ）　、データバス（ＬＤ）、デコード
   制御線（２４）、読出制御線（２５）　、書込制御線（
   ２６）　、端末準備線（２７）および割込線（２９）を
   介して端末制御装置に接続されていることを特徴とする
   信号端末装置。 ３、特許請求の範囲第２項記載の信号端末装置において
   、アクセス回路（９）および交換回路００）は２つの端
   末に共通となっており、前記交換回路はアドレス線（１
   ９）を介して前記２つの端末に接続されていると共にア
   ドレスバス線（ＬＡ）を介して端末制御装置に接続され
   ているアドレス回路を有する交換記憶装置（９２）を備
   えており、該交換記憶装置は入力がデータ線（２０）を
   介して２つの端末およびデータ線（ＬＤ）を介して端末
   制御装置に接続されておりかつその出力がデータ線（２
   ０）を介して２つの端末およびデータバス（ＬＤ）を介
   して端末制御装置に接続されており、かつ前記交換記憶
   装置は１つの端末にそれぞれ予約された２つの部分に分
   割されていることを特徴とする信号端末装置。 ４、特許請求の範囲第２項記載の信号端末装置において
   、１つの端末制御装置（、ＵＧ）はマイクロプロセッサ
   （３３）、局部バス制御装置（３１）、第１インターフ
   エース（３４）　、カウンタ部（３２）、割込制御装置
   （３５）、第２インターフエース（３８）　、ＲＡＭ記
   憶装置（３６）　、ＲＯＭ記憶装置（３７）、割込回路
   （３９）および走査モジュール（４０）を備えており前
   記マイクロプロセッサ（３３）はデータ局部バス（ＢＬ
   Ｄ）を介して第１インターフエース（３４）に接続され
   ていると共にカウンタ部（３２）　、割込制御装置（３
   ５）、ＲＡＭ記憶装置（３６）　、ＲＯＭ記憶装置（３
   ７）　、第２インターフエース（３８）に接続されてお
   りかつアドレス局部バス（ＢＬＡ）を介して第１インタ
   ーフエース（３４）　、ＲＡＭ記憶装置（３６）　、Ｒ
   ＯＭ記憶装置（３７＞　、第２インターフエース（３８
   ）、割込制御装置（３５）および交換回路００）へと端
   末制御装置を接続しているアドレスバス（ＬＡ）に接続
   されており、マイクロプロセッサ（３３）は状態線（４
   １）を介して第１インターフエース（３４）および局部
   バス制御装置１ｆ（３１）に接続されており、局部バス
   制御装置（３１）は続出書込制御線（２５，２６）を介
   して交換回路（１０）に接続され、書込信号線（４５）
   および書込制御線（２６）を介して第２インターフエー
   ス（３８）に、書込信号線（４５）を介してカウンタ部
   （３２）と割込制御装置（３５）に、続出制御線（２５
   ）を介してＲＡＭ記憶装置（３６）とＲＯＭ記憶装置（
   ３７）に、かつ書込制御線（２６）を介してＲＡＭ記憶
   装置に接続され、第２インターフエース（３日）はデー
   タバス（ＬＤ）とデコード制御線（２４）を介して交換
   回路に、およびリセット線（２８）を介して端末に接続
   されており、第１インターフエースは汎用バス（ＳＹＳ
   Ｂ［ＩＳ）に接続され、割込回路（３９）は汎用バス、
   割込制御装置（３５）および主記憶装置（ＭＣ）に接続
   されており、走査モジュール（４０）はＤＭＡ回路（４
   ）、信号端末の内部バスアクセス回路（７）、マクセス
   回Ｉ＠　（９１および汎用バス（５ＹＳＢＵＳ）に接続
   されている信号端末装置γｔ。 ５、特許請求の範囲第４項記載の信号端末装置において
   、第１インターフエース（３４）はバス制御装置（ＣＢ
   ）、バス仲介装置（ＡＢ）およびアクセス回路（ＣＡ）
   を備え、バス仲介装置パ／１Ｂ）とバス制御装置（（１
   ，Ｂ）はアドレス線（４１）を介してマイクロプロセッ
   サ（３３）に接続されており、前記バス仲介装置はバス
   制御装置（ＣＢ）に、アドレス出力線（２７５）を介し
   てアクセス回路（ＣＡ）に、優先履行線（６０）を介し
   て汎用バスに、バス制御線（６１）および占有線（６２
   ）に接続されており、バス制御袋ｆＷ（ＣＢ）はデータ
   有効線（２７６）とデータ転送命令線（２７７）を介し
   てアクセス回路（ＣＡ）に接続されており、更に続出線
   （４２）を介して汎用バスに、書込線（４３）および続
   出線（４４）に接続され、かつアクセス回路（ＣＡ）は
   データ局部バス（ＢＬＤ　）、アドレス局部バス（ＢＬ
   Ａ　）　、およびアドレス線（５８）とアドレス線（５
   ９）とを介して汎用バスに接続されていることを特徴と
   する信号端末装置。 ６、特許請求の範囲第４１１１記載の信号端末装置にお
   いて、１個の端末制御装置の走査モジュール（４０）は
   要求線（１１）を介して端末グループの各信号端末に接
   続された第１多重変換装置（１９０アドレス出力線（１
   ３）を介して各出力端末に接続された第２多重変換装置
   （１９１）　、その出力が準備線（１２）を介して各信
   ″ｆ＋端末に接続された第１多重分離装置（１９２）　
   、およびその出力が履行線（６８）を介して各信号端末
   に接続された第２多重分離装置とを備え、前記第１多重
   変換装置（１９０）はその出力がハス要求線（５６）を
   介して汎用バスおよび第１のアンドゲート（１９８）の
   一方の入力に接続され、その他方の入力が優先履行線（
   ５５）を介して汎用バスに接続された第１フリツププロ
   ツプ（１９４）に接続されており、前記第１アンドゲー
   トの出力は第２のアンドゲート（２０）の入力に接続さ
   れた第２フリツプフロツプ（１９９）に接続され、その
   他方の入力が占有線（６２）を介して汎用バスへとイン
   バータ（２０２）を経て接続され、前記第２のアンドゲ
   ートの出力は承認線（４９）を介してアクセス回路（９
   ）に接続された記憶セル（２０３）に接続されており、
   第２の多重変換装置（１９１）は第３のアントゲ−）（
   ２４２）の一方の入力に接続され該ゲートの他方の入力
   はインバータ（２４３）を介して第１の多重変換装置の
   出力に接続されており、前記第３のアントゲ−１−の出
   力は記憶セル（２０３）のリセット人力に接続されたシ
   フトレジスタ（２４４）に接続され、前記第１の多重分
   離装置（１９２’）はその入力がフリップフロップ（２
   ４０）の出力に接続され、該フリップフロップの入力は
   履行線（５７）を介し”ζ汎用バスに接続され、リセッ
   ト人力ばインバータ（２４１）を介して記憶セル（２０
   ３）の出力に接続され、カウンタ（２０５）は第１およ
   び第２の多重変換装置と第１および第２の多重分離装置
   の付勢入力に接続されていることを特徴とする信号端末
   装置。