JPS60146331A - マイクロ命令シ−ケンサ - Google Patents
マイクロ命令シ−ケンサInfo
- Publication number
- JPS60146331A JPS60146331A JP59159427A JP15942784A JPS60146331A JP S60146331 A JPS60146331 A JP S60146331A JP 59159427 A JP59159427 A JP 59159427A JP 15942784 A JP15942784 A JP 15942784A JP S60146331 A JPS60146331 A JP S60146331A
- Authority
- JP
- Japan
- Prior art keywords
- control
- bit
- cycle
- microinstruction
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサのための改善された制御技
術に関する。
術に関する。
シングルチップマイクロプロセッサの基本クロック周波
数は、今日では、２５ Ｍ Ｈｚでもめずらしくないと
言える程高くなってきた。連続するクロックサイクルの
各期間で、マイクロプロセッサにより遂行される算術機
能の異なるステップが実行される。複数の２進ビツトを
含むｌワードから成るマイクロ命令はマイクロプロセッ
サの算術論理の制御入力へ連続的に印加される。算術演
算の連続する各サイクルに１ワードが対応する。こうし
たマイクロ命令は、たとえば、書込み可能なＲＡＭまた
はＲＯＭのようなマイクロ命令記憶装置から読み取られ
る。このようなＲＡＭまたはＲＯＭは、少なくとも、マ
イクロプロセッサのＷ術論理の算術サイクルタイムと同
程度のサイクルタイムでアクセスすることができるもの
である。したかって算術論理が２５ Ｍ Ｈｚのクロッ
クで作動する場合、マイクロ命令記憶装置から連続的に
ワードを読み取るには、４０ナノ秒のアクセスサイクル
タイムが必要である。そうした短いサイクルタイムでア
クセスできる書込み可能なＲＡＭはバイポーラ１〜ラン
ジスタで容易に実現できるが、マイクロプロセッサの算
術論理と共に同じ集積回路チップ上に、このような短い
メモリアクセスタイムを維持できるＦＥＴ式の書込み可
能なＲＡＭを実装することは困難である。
数は、今日では、２５ Ｍ Ｈｚでもめずらしくないと
言える程高くなってきた。連続するクロックサイクルの
各期間で、マイクロプロセッサにより遂行される算術機
能の異なるステップが実行される。複数の２進ビツトを
含むｌワードから成るマイクロ命令はマイクロプロセッ
サの算術論理の制御入力へ連続的に印加される。算術演
算の連続する各サイクルに１ワードが対応する。こうし
たマイクロ命令は、たとえば、書込み可能なＲＡＭまた
はＲＯＭのようなマイクロ命令記憶装置から読み取られ
る。このようなＲＡＭまたはＲＯＭは、少なくとも、マ
イクロプロセッサのＷ術論理の算術サイクルタイムと同
程度のサイクルタイムでアクセスすることができるもの
である。したかって算術論理が２５ Ｍ Ｈｚのクロッ
クで作動する場合、マイクロ命令記憶装置から連続的に
ワードを読み取るには、４０ナノ秒のアクセスサイクル
タイムが必要である。そうした短いサイクルタイムでア
クセスできる書込み可能なＲＡＭはバイポーラ１〜ラン
ジスタで容易に実現できるが、マイクロプロセッサの算
術論理と共に同じ集積回路チップ上に、このような短い
メモリアクセスタイムを維持できるＦＥＴ式の書込み可
能なＲＡＭを実装することは困難である。
以上説明したように、ＦＥＴによる書込み可能なＲＡＭ
のアクセスタイムがマイクロプロセッサの基本クロック
の周波数に見合うものでないということのために、たと
えば、そのＲＡＭに記憶されたマイクロ命令によりマイ
クロプロセッサの算術論理を制御する場合、その制御の
効率が悪くなっている。
のアクセスタイムがマイクロプロセッサの基本クロック
の周波数に見合うものでないということのために、たと
えば、そのＲＡＭに記憶されたマイクロ命令によりマイ
クロプロセッサの算術論理を制御する場合、その制御の
効率が悪くなっている。
したがって本発明の目的はマイクロプロセッサのための
効率の良い制御手段を提供することにある。
効率の良い制御手段を提供することにある。
〔問題点を解決するための手段〕
ＲＡＭ （たとえばマイクロ命令を記憶する制御記憶）
のメモリクロックの周期がＴ、システムクロックの周期
がＴ／Ｎとすると、本発明は下記のようにして実現され
る。
のメモリクロックの周期がＴ、システムクロックの周期
がＴ／Ｎとすると、本発明は下記のようにして実現され
る。
本発明に基づくマイクロ命令シーケンサはＮビットシフ
トレジスタと、Ｍ個の論理ステージとを有する。
トレジスタと、Ｍ個の論理ステージとを有する。
Ｎビットシフトレジスタは周期Ｔ／Ｎのクロックに応答
して２進ビツトを伝播しＮ個の付勢ビットを逐次的に供
給する。
して２進ビツトを伝播しＮ個の付勢ビットを逐次的に供
給する。
各論理ステージはそれぞれＮ個のＡＮＤゲートで構成さ
れる。各論理レジスタのｉ番目（１≦ｌ≦Ｎ）のＡＮＤ
ゲートは前記Ｎピッ１〜シフトレジスタの供給するｉ番
目の付勢ビットと、１番目のＭビット制御ワードの対応
ビットと、を受け取る。
れる。各論理レジスタのｉ番目（１≦ｌ≦Ｎ）のＡＮＤ
ゲートは前記Ｎピッ１〜シフトレジスタの供給するｉ番
目の付勢ビットと、１番目のＭビット制御ワードの対応
ビットと、を受け取る。
以上の構成によりマイクロ命令シーケンサはＭビット制
御ワードを周期ＴあたりＮ個の割合で逐次的↓こ生成す
る。
御ワードを周期ＴあたりＮ個の割合で逐次的↓こ生成す
る。
第１図（すなわち第１Ａ図ないし第１Ｈ図）に示す算術
論理ｌＯ１制御論理１５．および制御記憶２５は全て単
一のＶＬＳ Ｉ上に構成することができる。算術論理１
０は入力ライン１１および入力ライン１３から印加され
るオペランドに対して算術演算を実行し、出力ライン１
７から数値結果を生成する。算術論理１０はシステムク
ロック２０（第３図参照）で制御される固有の基本サイ
クル多イムを有する。算術論理ｌＯは２５ＭＨｚのシス
テムクロッで作動する。したがって各算術オペレーショ
ンはそれぞれ４０ナノ秒以内で遂行される。算術論理１
０は実数の乗算、複素数の乗算、信号相関、高速フーリ
モ変換およびその他多数の繰返しを必要とする高速算術
演算のような多種多様な算術演算を遂行することができ
る。
論理ｌＯ１制御論理１５．および制御記憶２５は全て単
一のＶＬＳ Ｉ上に構成することができる。算術論理１
０は入力ライン１１および入力ライン１３から印加され
るオペランドに対して算術演算を実行し、出力ライン１
７から数値結果を生成する。算術論理１０はシステムク
ロック２０（第３図参照）で制御される固有の基本サイ
クル多イムを有する。算術論理ｌＯは２５ＭＨｚのシス
テムクロッで作動する。したがって各算術オペレーショ
ンはそれぞれ４０ナノ秒以内で遂行される。算術論理１
０は実数の乗算、複素数の乗算、信号相関、高速フーリ
モ変換およびその他多数の繰返しを必要とする高速算術
演算のような多種多様な算術演算を遂行することができ
る。
算術論理１０で遂行される逐次的な基本算術機能を制御
するために、本実施例では、制御論理１５が２５ＭＩＩ
ｚのシステムクロックで制御信号り。
するために、本実施例では、制御論理１５が２５ＭＩＩ
ｚのシステムクロックで制御信号り。
ないしＬ７を供給する。算術論理１０が単一の算術演算
または非常に限定された算術演算しか遂行しないような
単一用途のアプリケーションの場合は、単一のマイクロ
命令を記憶するために単一の制御レジスタ２２を用いる
ことができる。本実施例では、マイクロ命令は３２ビツ
トである。マイクロ命令は４つの制御ワードで構成する
。制御ビットはｂｏｏないしｂ３７で表わす。
または非常に限定された算術演算しか遂行しないような
単一用途のアプリケーションの場合は、単一のマイクロ
命令を記憶するために単一の制御レジスタ２２を用いる
ことができる。本実施例では、マイクロ命令は３２ビツ
トである。マイクロ命令は４つの制御ワードで構成する
。制御ビットはｂｏｏないしｂ３７で表わす。
算術論理１０の汎用性をさらに高めたいときは、単一の
制御レジスタ２２に記憶できるよりも多くのマイクロ含
意を必要とする。このために、制御記憶２５もまた同じ
ＶＬＳＩチップ上に構成される。制御記憶２５は複数あ
３ｚビットマイクロ命令を有する。実施例では１つの３
２ピッ１−マイクロ命令は４つの８ピツ１〜制御ワード
で構成され、各マイクロ命令に対してポインタワードを
１つ有する。制御記憶２．５に在る連続するマイクロ命
令を単に逐次的にアクセスするようにしてもよいし、あ
るいは必要ならば、マイクロ命令のワードの第１のシー
ケンスから第２のシーケンスへ選択的に分岐させるよう
にしてもよい。制御記憶２５のような書込み可能なＲＡ
Ｍ式の制御記憶のアクセスサイクルタイムは、通常、シ
ステムクロック２０の４０ナノ秒の間隔よりも長いので
、メモリクロック２４はシステムクロック２０よりもか
なり長い周期°を有する。第１図および第３図に示す例
では、メモリクロック２４は１６０ナノ秒のアクセスサ
イクルタイムを有する。これはシステム−クロック２０
のサイクルタイム、（４０ナノ秒）の４倍である。この
例では、制御記憶２５から１つの３２ビツトマイクロ命
令をアクセスする間のシステムクロック２０の連続する
４つの４０ナノ秒サイクルで、４つの異なる８ビツト制
御ワードを算術論理１０へ連続的に供給することができ
る。以下、２つの場合について実施例を説明する。
制御レジスタ２２に記憶できるよりも多くのマイクロ含
意を必要とする。このために、制御記憶２５もまた同じ
ＶＬＳＩチップ上に構成される。制御記憶２５は複数あ
３ｚビットマイクロ命令を有する。実施例では１つの３
２ピッ１−マイクロ命令は４つの８ピツ１〜制御ワード
で構成され、各マイクロ命令に対してポインタワードを
１つ有する。制御記憶２．５に在る連続するマイクロ命
令を単に逐次的にアクセスするようにしてもよいし、あ
るいは必要ならば、マイクロ命令のワードの第１のシー
ケンスから第２のシーケンスへ選択的に分岐させるよう
にしてもよい。制御記憶２５のような書込み可能なＲＡ
Ｍ式の制御記憶のアクセスサイクルタイムは、通常、シ
ステムクロック２０の４０ナノ秒の間隔よりも長いので
、メモリクロック２４はシステムクロック２０よりもか
なり長い周期°を有する。第１図および第３図に示す例
では、メモリクロック２４は１６０ナノ秒のアクセスサ
イクルタイムを有する。これはシステム−クロック２０
のサイクルタイム、（４０ナノ秒）の４倍である。この
例では、制御記憶２５から１つの３２ビツトマイクロ命
令をアクセスする間のシステムクロック２０の連続する
４つの４０ナノ秒サイクルで、４つの異なる８ビツト制
御ワードを算術論理１０へ連続的に供給することができ
る。以下、２つの場合について実施例を説明する。
初めに用途の限定された算術論理１０の場合について説
明する。したがってこの場合は制御レジスタ２２に記憶
される１つの３２ビツトマイクロ命令が使用される。第
３図に示す同期信号１８のパルスは時刻ｔｏとｔ２の間
、４段構成のシフトレジスタ１６’（第１Ｃ図）の第１
段のラッチＰＬＯに印加される。システムクロック２０
の第１サイクル（４０ナノ秒）でシステムクロック２０
が高レベル（時刻ｔｌ−ｔ２間）のときに、ＰＬＯに２
進値１がラッチされて、位相信号ＰＯが、制御論理１５
を構成するＡＮＤ１０Ｒ回路ＡＯｏないしＡｏ７のＡＮ
Ｄゲー１−ＡＯＯないしＡＯ７にそれぞれ送出さ糺る。
明する。したがってこの場合は制御レジスタ２２に記憶
される１つの３２ビツトマイクロ命令が使用される。第
３図に示す同期信号１８のパルスは時刻ｔｏとｔ２の間
、４段構成のシフトレジスタ１６’（第１Ｃ図）の第１
段のラッチＰＬＯに印加される。システムクロック２０
の第１サイクル（４０ナノ秒）でシステムクロック２０
が高レベル（時刻ｔｌ−ｔ２間）のときに、ＰＬＯに２
進値１がラッチされて、位相信号ＰＯが、制御論理１５
を構成するＡＮＤ１０Ｒ回路ＡＯｏないしＡｏ７のＡＮ
Ｄゲー１−ＡＯＯないしＡＯ７にそれぞれ送出さ糺る。
これに応じて、制御°ピッ１〜ｂｏｏないしｂ０７がＡ
ＮＤゲートＡ。ｏないしＡｏ７およびＯＲゲートＯＲｏ
ないしＯＲ７をそれぞれ通過する。こうして、システム
クロック２０の第１サイクルの時刻ｔ１および時刻ｔ２
の間、８つの２進制御信号ＬｏないしＬ７が算術論理１
０へ印加される。
ＮＤゲートＡ。ｏないしＡｏ７およびＯＲゲートＯＲｏ
ないしＯＲ７をそれぞれ通過する。こうして、システム
クロック２０の第１サイクルの時刻ｔ１および時刻ｔ２
の間、８つの２進制御信号ＬｏないしＬ７が算術論理１
０へ印加される。
システムクロック２０が、高レベル（時刻ｔ３−ｔ４間
）のときに、位相信号Ｐｏ（２進値１）がＰＬｌにラッ
チされ、同期信号１８（このときは２進値Ｏ）がＰＬＯ
にラッチされる。こうしてＰＬ□から位相信号Ｐ１がＡ
ＮＤ１０Ｒ回路ＡＯｏないしＡＯ７のＡＮＤゲート八〇
へないしＡ １７にそれぞれ送出される。これに応じて
、制御ピッ１−ｂｘｏないしｂ１７がＡＮＤゲニトＡ１
．（１ないしＡ １７およびＯＲゲートＯＲｏないしＯ
Ｒ７をそれぞれ坤過する。こうして、システムクロック
２０の第２サイ−クルの新たな８つの２進制御信号し。
）のときに、位相信号Ｐｏ（２進値１）がＰＬｌにラッ
チされ、同期信号１８（このときは２進値Ｏ）がＰＬＯ
にラッチされる。こうしてＰＬ□から位相信号Ｐ１がＡ
ＮＤ１０Ｒ回路ＡＯｏないしＡＯ７のＡＮＤゲート八〇
へないしＡ １７にそれぞれ送出される。これに応じて
、制御ピッ１−ｂｘｏないしｂ１７がＡＮＤゲニトＡ１
．（１ないしＡ １７およびＯＲゲートＯＲｏないしＯ
Ｒ７をそれぞれ坤過する。こうして、システムクロック
２０の第２サイ−クルの新たな８つの２進制御信号し。
ないしＬ７が算術論理１０へ印加される。
システムクロック２０の第３サイクル（４０ナノ秒）で
システムクロック２０が高レベル（時刻ｔ５−ｔ６間）
のときに、位相信号Ｐ□ （２進値ｌ）がＰＬ２にラッ
チされ、位相信号Ｐｏ（２進値０）がＰＬｌにラッチさ
れ、同期信号１８（２進値０）がＰＬｏにラッチされる
。こうしてＰＬ２がら位相信号Ｐ２（２進値１）がＡＮ
Ｄ１０ｉ回路ＡＯｏないしＡ０７のＡＮＤゲートＡ’２
０ないしＡ２７にそれぞれ送出される。これに応じて、
制御ビットｂ２０ないしｂ２７がＡＮＤゲートＡ ２０
ないしＡ ２７およびＯＲゲートＯＲｏないしＯＲ７を
それぞれ通過する。こうして、システムクロック２０の
第３サイクルの時刻ｔｇ−ｔ６間で新たな８つの２進制
御信号し。ないしＬ７が算術論理ｌＯへ印加される。
システムクロック２０が高レベル（時刻ｔ５−ｔ６間）
のときに、位相信号Ｐ□ （２進値ｌ）がＰＬ２にラッ
チされ、位相信号Ｐｏ（２進値０）がＰＬｌにラッチさ
れ、同期信号１８（２進値０）がＰＬｏにラッチされる
。こうしてＰＬ２がら位相信号Ｐ２（２進値１）がＡＮ
Ｄ１０ｉ回路ＡＯｏないしＡ０７のＡＮＤゲートＡ’２
０ないしＡ２７にそれぞれ送出される。これに応じて、
制御ビットｂ２０ないしｂ２７がＡＮＤゲートＡ ２０
ないしＡ ２７およびＯＲゲートＯＲｏないしＯＲ７を
それぞれ通過する。こうして、システムクロック２０の
第３サイクルの時刻ｔｇ−ｔ６間で新たな８つの２進制
御信号し。ないしＬ７が算術論理ｌＯへ印加される。
次に、システムクロック２０の第４サイクル（４０ナノ
秒）でシステムクロック２０が高レベル（時刻ｔ７−ｔ
８間）のときに、位相信号Ｐ２（２進値ｌ）がＰＬ３に
ラッチされ、位相信号Ｐ１（２進値０）がＰＬ２にラッ
チされ、位相信号Ｐ。
秒）でシステムクロック２０が高レベル（時刻ｔ７−ｔ
８間）のときに、位相信号Ｐ２（２進値ｌ）がＰＬ３に
ラッチされ、位相信号Ｐ１（２進値０）がＰＬ２にラッ
チされ、位相信号Ｐ。
（２進値０）がＰＬｌにラッチされ、同期信号１８（２
進値０）がＰＬＯにラッチさｈる。こうしてＰＬ“３か
ら位相信゛号Ｐ３（２進値１）がＡＮＤ１０Ｒ回路ＡＯ
ｏないしＡＯ７のＡＮＤゲ！トＡ ３ 。
進値０）がＰＬＯにラッチさｈる。こうしてＰＬ“３か
ら位相信゛号Ｐ３（２進値１）がＡＮＤ１０Ｒ回路ＡＯ
ｏないしＡＯ７のＡＮＤゲ！トＡ ３ 。
ないしＡ３７にそれぞれ送出さ本る。これに応じて、制
御ビットｂ３０ないしｂ３７がＡＮＤゲートＡ３ｏない
しＡ３□およびＯＲゲー１− ＯＲＯナナムクロック２
０の第４サイクルの時刻ｔ７−ｔＢ間で新たな８つの制
御信号り。ないしＬ７が算術論理１０へ印加される。
御ビットｂ３０ないしｂ３７がＡＮＤゲートＡ３ｏない
しＡ３□およびＯＲゲー１− ＯＲＯナナムクロック２
０の第４サイクルの時刻ｔ７−ｔＢ間で新たな８つの制
御信号り。ないしＬ７が算術論理１０へ印加される。
これまでの説明かられかるように、制御レジスタ２２に
記憶された３２個の制御ビットは、システムクロック２
０の１サイクル（４０ナノ秒）ごとに、８個ずつ連続的
に供給される。こうして算術論理１０はシステムクロッ
ク２０の４つの連続するサイクルの間に制御される。
記憶された３２個の制御ビットは、システムクロック２
０の１サイクル（４０ナノ秒）ごとに、８個ずつ連続的
に供給される。こうして算術論理１０はシステムクロッ
ク２０の４つの連続するサイクルの間に制御される。
次に算術論理ｌＯの汎用性の高い場合について説明する
。
。
このために、第１図の例において、書込み可能なＲＡＭ
を含む制御記憶２５が設けられる。このＲＡＭは制御論
理１５および算術論理１ｏと同じ集積回路チップ上に存
するものである。制御記憶２５は第１図の例では４つの
マイクロ命令を有する。各マイクロ命令をＷＯｌｗｌ、
ｗ２およびＷ３と記す。各マイクロ命令、たとえばｗＯ
は３２個の制御ビットｂ００ないしｂ３７の他に、ポイ
ンタアドレスＰＴＲｏおよびカウンタ付勢ビットＪｏを
有するポインタワードを含む。メモリクロック２４は、
１６０ナノ秒ごとにｋつの割合でマイクロ命令を逐次的
にアクセスできるよう、アドレスカウンタ２８を増分す
る。制御記憶２５がら出力されるデータが制御レジスタ
２２の入力において有効である期間は、第３図に示すよ
うに、ｔＯｔ２間、ｔＧ−ｔｌ’０間、およびｔ１４−
ｔｚｓｌ！Ｉである。たとえば、制御記憶２５かＪら第
１のマイクロ命令をアクセスする場合は、制御ビットｂ
ＯＱないしｂ３７は制御レジスタ２２の入力へ印加され
、それらはｔ、）−ｔ２間で有効である。
を含む制御記憶２５が設けられる。このＲＡＭは制御論
理１５および算術論理１ｏと同じ集積回路チップ上に存
するものである。制御記憶２５は第１図の例では４つの
マイクロ命令を有する。各マイクロ命令をＷＯｌｗｌ、
ｗ２およびＷ３と記す。各マイクロ命令、たとえばｗＯ
は３２個の制御ビットｂ００ないしｂ３７の他に、ポイ
ンタアドレスＰＴＲｏおよびカウンタ付勢ビットＪｏを
有するポインタワードを含む。メモリクロック２４は、
１６０ナノ秒ごとにｋつの割合でマイクロ命令を逐次的
にアクセスできるよう、アドレスカウンタ２８を増分す
る。制御記憶２５がら出力されるデータが制御レジスタ
２２の入力において有効である期間は、第３図に示すよ
うに、ｔＯｔ２間、ｔＧ−ｔｌ’０間、およびｔ１４−
ｔｚｓｌ！Ｉである。たとえば、制御記憶２５かＪら第
１のマイクロ命令をアクセスする場合は、制御ビットｂ
ＯＱないしｂ３７は制御レジスタ２２の入力へ印加され
、それらはｔ、）−ｔ２間で有効である。
制御レジスタ２２の入力のεころのデータは時刻ｔｏと
時刻ｔ１の間にラッチされる。したかっ・て。
時刻ｔ１の間にラッチされる。したかっ・て。
制御記憶２５からアクセスされた新たなマイクロ命令は
、時刻ｔ１までには制御レジスタ２２に記憶される。
、時刻ｔ１までには制御レジスタ２２に記憶される。
第１のマイクロ命令ＷＯのポインタアドレスＰＴＲｏも
またこの期間にポインタレジスタ２６へ印加されるが、
カウンタ付勢ビットＪＯはそれよりも前に既にカウンタ
２８に印加されている。ＪＯの値がゼロのときは、カウ
ンタ２８はメモリクロック２４で増分される簡単な単位
インデクシングカウンタとして働き、時刻ｔ６までに次
に逐次的なメモリアドレスを制御記憶２５へ印加する。
またこの期間にポインタレジスタ２６へ印加されるが、
カウンタ付勢ビットＪＯはそれよりも前に既にカウンタ
２８に印加されている。ＪＯの値がゼロのときは、カウ
ンタ２８はメモリクロック２４で増分される簡単な単位
インデクシングカウンタとして働き、時刻ｔ６までに次
に逐次的なメモリアドレスを制御記憶２５へ印加する。
これによって、時刻ｔ８と時刻ｔ９の間に制御レジスタ
２２ヘラツチされるであろう次の逐次的なマイクロ命令
Ｗ１をアクセスすることがγきる。
２２ヘラツチされるであろう次の逐次的なマイクロ命令
Ｗ１をアクセスすることがγきる。
あるいはプログラムシーケンス中に分岐が生ずる場合は
、ｔＯ−ｔ２間で第１のマイクロ命令ＷＯがアクセスさ
れたときに、カウンタ付勢ビットＪｏが１ならば、ポイ
ンタレジスタ２６からボイ。
、ｔＯ−ｔ２間で第１のマイクロ命令ＷＯがアクセスさ
れたときに、カウンタ付勢ビットＪｏが１ならば、ポイ
ンタレジスタ２６からボイ。
ンタアドレスＰＴＲｏの値を受取るようにカウンタ２８
が条件付けられる。分岐オペレーションの場合は、ポイ
ンタアドレスＰＴＲＯの値は、次の逐次的なマイクロ命
令となる予定であったＷｌとは異なる制御記憶２５の他
のマイクロ命令を指定する。たとえば、ポインタアドレ
スＰ Ｔ Ｒｏがポインタレジスタ２６からカウンタ２
８ヘロードされたときに、これがシーケンス外のマイク
ロ命令Ｗ２を指定すると仮定する。そうすると、マイク
ロ命令Ｗ２は、ｔＧ−ｔｌｏ間で、制御記憶２５からア
クセスされ、制御レジスタ２２の入力へ印加される。こ
うしてｔＢ−ｔＢ間で、マイクロ命令Ｗ２の制御ビット
ｂ００ないしｂ３７が制御レジスタ２２ヘロードされる
。マイクロ命令Ｗ２の制御ビットは、前述のように、シ
ステムクロック２０の４０ナノ秒サイクルごとに、８ビ
ツトずつ連続的に制御レジスタ２２から読み取られる。
が条件付けられる。分岐オペレーションの場合は、ポイ
ンタアドレスＰＴＲＯの値は、次の逐次的なマイクロ命
令となる予定であったＷｌとは異なる制御記憶２５の他
のマイクロ命令を指定する。たとえば、ポインタアドレ
スＰ Ｔ Ｒｏがポインタレジスタ２６からカウンタ２
８ヘロードされたときに、これがシーケンス外のマイク
ロ命令Ｗ２を指定すると仮定する。そうすると、マイク
ロ命令Ｗ２は、ｔＧ−ｔｌｏ間で、制御記憶２５からア
クセスされ、制御レジスタ２２の入力へ印加される。こ
うしてｔＢ−ｔＢ間で、マイクロ命令Ｗ２の制御ビット
ｂ００ないしｂ３７が制御レジスタ２２ヘロードされる
。マイクロ命令Ｗ２の制御ビットは、前述のように、シ
ステムクロック２０の４０ナノ秒サイクルごとに、８ビ
ツトずつ連続的に制御レジスタ２２から読み取られる。
以上のようにして、算術論理ｌＯの、高速でしかも融通
あ効く制御が可能となる。
あ効く制御が可能となる。
以下、第４図ないし第７図を参照して特定のアプリケー
ションを例にとって説明する。例示するオペレーション
は２つの複素数オペランドに関する複素数乗算である。
ションを例にとって説明する。例示するオペレーション
は２つの複素数オペランドに関する複素数乗算である。
第１オペランドは入力ライン１１（第４図）を介する複
素数入力、第２オペランドは入力ライン１３を介する複
素数入力（゛係数）である。係数は乗算器１２のレジス
タＲ２および’Ｒ３へ事前にロードされる。レジスタＲ
２およびＲ３に記憶される値は繰返し乗算の乗数である
。
素数入力、第２オペランドは入力ライン１３を介する複
素数入力（゛係数）である。係数は乗算器１２のレジス
タＲ２および’Ｒ３へ事前にロードされる。レジスタＲ
２およびＲ３に記憶される値は繰返し乗算の乗数である
。
複素数り、＋ｊＤＱは実数成分り、と虚数成分Ｄｃａか
ら成る。添字ＩおよびＱは実数成分が同相の成分である
こと（ｉｎ −ｐｈａｓｅ）および虚数成分が９０°異
なる位相を有する成分であること（ｑｕａｄｒａｔｕｒ
ｅ）を意味する。
ら成る。添字ＩおよびＱは実数成分が同相の成分である
こと（ｉｎ −ｐｈａｓｅ）および虚数成分が９０°異
なる位相を有する成分であること（ｑｕａｄｒａｔｕｒ
ｅ）を意味する。
この例では複素数乗算は４つの実数乗算と２つの実数加
算を遂行することによって実現される。
算を遂行することによって実現される。
この特定のアプリケーションを実行するために、複素数
加算も遂行される。この複素数加算によりさらに２つの
加算オペレーションが必要・どなるので本実施例の複素
数乗算では４つの実数乗算と・４つの実数加算が遂行さ
れることになる。
加算も遂行される。この複素数加算によりさらに２つの
加算オペレーションが必要・どなるので本実施例の複素
数乗算では４つの実数乗算と・４つの実数加算が遂行さ
れることになる。
第６図はこの特定のアプリケーションの場合に、制御論
理１５から乗算器工２および加算器工４へ供給される制
御信号を示す。
理１５から乗算器工２および加算器工４へ供給される制
御信号を示す。
制御論理１５から送出される７つの制御信号り。
ないしＲ６は、乗算器１２（第４図）および加算器１４
（第５図）に必要な制御信号を供給できるよう、ステー
ジング出力レジスタＳ ’ＯＲｏないし５ＯＲ６を通過
する。制御論理１５から送出される制御信号ＬＯ，Ｌ、
、Ｒ２、Ｒ３およびＲ４は乗算器１２の制御入力へ供給
される。制御論理１５から送出される制御信号り、３お
よびＲ６は加算器１４の制御入力へ供給される。後の表
１に、制御信号ＬｏないしＲ４で遂行される乗算器１２
の制御機能を示す。また表２には制御信号ｔ、ｓおよび
Ｒ６で遂行される加算器１４の制御機能を示す。
（第５図）に必要な制御信号を供給できるよう、ステー
ジング出力レジスタＳ ’ＯＲｏないし５ＯＲ６を通過
する。制御論理１５から送出される制御信号ＬＯ，Ｌ、
、Ｒ２、Ｒ３およびＲ４は乗算器１２の制御入力へ供給
される。制御論理１５から送出される制御信号り、３お
よびＲ６は加算器１４の制御入力へ供給される。後の表
１に、制御信号ＬｏないしＲ４で遂行される乗算器１２
の制御機能を示す。また表２には制御信号ｔ、ｓおよび
Ｒ６で遂行される加算器１４の制御機能を示す。
第４図に示す乗算器１２は１６ビツト×１６ビツトの部
分積生成器である乗算ユニット３０を有する。乗算ユニ
ット３０は、１９８２年１２月１５日付の米国特許出願
第４４９９２４号に示されるように、乗数および被乗数
の１６ビツトのオペランドを受け取って部分積を生成す
る。乗算ユニット３０への被乗数入力はレジスタＲ２お
よびＲ３から得られる。レジスタＲ２およびＲ３には複
素数係数Ｇ 、 ＋ｊ ＣＱの実数成分Ｃ，および虚数
成分Ｃαが記憶される。乗算ユニット３０への乗数入力
はレジスタＲＯおよびＲ１から得られる。レジスタＲＯ
およびＲ１には複素数り、Ｏ＋ｊＤ＝Ｕの実数成分ＤＩ
Ｏおよび虚数成分ＤＱＯが記憶される。この複素数は時
分割式の入力ライン１１を介して入力されるデータ値を
表わす。制御論理１５の制御信号り。ないしＲ４をラッ
チＬＴｏないしＬ１２への制御入力として用いることに
よって。
分積生成器である乗算ユニット３０を有する。乗算ユニ
ット３０は、１９８２年１２月１５日付の米国特許出願
第４４９９２４号に示されるように、乗数および被乗数
の１６ビツトのオペランドを受け取って部分積を生成す
る。乗算ユニット３０への被乗数入力はレジスタＲ２お
よびＲ３から得られる。レジスタＲ２およびＲ３には複
素数係数Ｇ 、 ＋ｊ ＣＱの実数成分Ｃ，および虚数
成分Ｃαが記憶される。乗算ユニット３０への乗数入力
はレジスタＲＯおよびＲ１から得られる。レジスタＲＯ
およびＲ１には複素数り、Ｏ＋ｊＤ＝Ｕの実数成分ＤＩ
Ｏおよび虚数成分ＤＱＯが記憶される。この複素数は時
分割式の入力ライン１１を介して入力されるデータ値を
表わす。制御論理１５の制御信号り。ないしＲ４をラッ
チＬＴｏないしＬ１２への制御入力として用いることに
よって。
マルチプレクサＭＯ１Ｍ１、Ｍ２、およびＭ３゜ならび
にレジスタＲＯおよびＲ１を制御して、表１に示すよう
に、レジスタＲＯおよびＲ１の内容を入力ライン１１か
ら選択的にロードしてくるが、１または相手方のレジス
タの内容をロードする（Ｒ１→ＲＯ，ＲＯ→Ｒ１）。同
様に、こうした制御入力は、レジスタＲ２およびＲ３の
内容を入力ライン１３から選択的にロードするかまたは
相手方のレジスタの内容をロードする（Ｒ３→Ｒ２、Ｒ
２→Ｒ３）。第４図に示す乗算器１２は連続する各サイ
クルで、入力ラインＩＩとレジスタ対（ＲＯおよびＲ１
）との間に異なった接続を必要とするパイプライン式乗
算器である。このような接続は７４レチブレクサＭＯお
よびＭｌへの制御入力で実現される。表３および第７図
４４つの連続するサイクルにわたって各オペレーション
を遂行するのに必要な制御ステップのシーケンスを示す
。これによりライン３６およびライン３６′に部分積を
生成する。
にレジスタＲＯおよびＲ１を制御して、表１に示すよう
に、レジスタＲＯおよびＲ１の内容を入力ライン１１か
ら選択的にロードしてくるが、１または相手方のレジス
タの内容をロードする（Ｒ１→ＲＯ，ＲＯ→Ｒ１）。同
様に、こうした制御入力は、レジスタＲ２およびＲ３の
内容を入力ライン１３から選択的にロードするかまたは
相手方のレジスタの内容をロードする（Ｒ３→Ｒ２、Ｒ
２→Ｒ３）。第４図に示す乗算器１２は連続する各サイ
クルで、入力ラインＩＩとレジスタ対（ＲＯおよびＲ１
）との間に異なった接続を必要とするパイプライン式乗
算器である。このような接続は７４レチブレクサＭＯお
よびＭｌへの制御入力で実現される。表３および第７図
４４つの連続するサイクルにわたって各オペレーション
を遂行するのに必要な制御ステップのシーケンスを示す
。これによりライン３６およびライン３６′に部分積を
生成する。
（Ｄ Ｉｏ＋ｊ ＤＱＯ）に（Ｃ１＋ｊＣｃ）を乗する
複素数乗算においては、第７図および表３に示すように
、４つの連続するサイクルの間に４つの実数部が得られ
る。７乗算器１２の動作はパイプライン式であるが、第
７図を参照すれば各算術ステップがいつ生じているかが
わかる。複素数乗算を遂行するために、第７図のサイク
ル３で、データの実数部ＤＩＯと係数の実数部ｃ１を乗
する。
複素数乗算においては、第７図および表３に示すように
、４つの連続するサイクルの間に４つの実数部が得られ
る。７乗算器１２の動作はパイプライン式であるが、第
７図を参照すれば各算術ステップがいつ生じているかが
わかる。複素数乗算を遂行するために、第７図のサイク
ル３で、データの実数部ＤＩＯと係数の実数部ｃ１を乗
する。
すなわちレジスタＲ１の内容を取り出してこれにレジス
タＲ３の内容を乗する。このステップを遂行するために
供給される制御信号ＬｏないしＲ４のパターンを表３の
左端の″′サイクル３″の欄に示す。第１図の説明から
もわかるように、サイクル３の間に位相信号Ｐ３が２進
値ｒｒ ｌ ｕの状態にあって制御レジスタ２２がらの
適切な制御ビットを制御信号ＬＯないしＬＧとして供給
できるよう、シフトレジスタ１６（第１ｃ図）において
はその付勢信号はＰｂ０のところイこ供給されている。
タＲ３の内容を乗する。このステップを遂行するために
供給される制御信号ＬｏないしＲ４のパターンを表３の
左端の″′サイクル３″の欄に示す。第１図の説明から
もわかるように、サイクル３の間に位相信号Ｐ３が２進
値ｒｒ ｌ ｕの状態にあって制御レジスタ２２がらの
適切な制御ビットを制御信号ＬＯないしＬＧとして供給
できるよう、シフトレジスタ１６（第１ｃ図）において
はその付勢信号はＰｂ０のところイこ供給されている。
各制御信号ＬｏないしＲ６が制御レジスタ２２がら乗算
器１２および加算器１４へ至るまでの各データ経路には
それぞれ等しい遅延が生じるので、制御レジスタ２２か
らの値の実際の読取りは数サイクル前に行われている。
器１２および加算器１４へ至るまでの各データ経路には
それぞれ等しい遅延が生じるので、制御レジスタ２２か
らの値の実際の読取りは数サイクル前に行われている。
制御経路における制御信号も同様にパイプライン式にな
っていることに留意されたい。
っていることに留意されたい。
同様にして次のサイクルＯ′で、データの虚数部ＤＱＯ
に係数の虚数部ＣＱを乗する。このステップにおいて供
給される制御信号すなわち制御ビットのパターンは表３
の″サイクル０１″の欄に示す。
に係数の虚数部ＣＱを乗する。このステップにおいて供
給される制御信号すなわち制御ビットのパターンは表３
の″サイクル０１″の欄に示す。
これらの制御信号ｔ、ｏないしＬ６は、シフトレジスタ
１６のラッチＰＬＯに存する付勢ビットに応答して制御
論理１５から供給されるものである。
１６のラッチＰＬＯに存する付勢ビットに応答して制御
論理１５から供給されるものである。
同様にして次のサイクル１′で、データの虚数部ＤＱｏ
に係数の実数部ＣＩを乗する。このステップにおいて供
給される制御信号すなわち制御ビットのパターンは表３
の“サイクルＩ ＩＩの欄に示す。
に係数の実数部ＣＩを乗する。このステップにおいて供
給される制御信号すなわち制御ビットのパターンは表３
の“サイクルＩ ＩＩの欄に示す。
サイクル１′においては、シフトレジスタ１６のラッチ
ＰＬ１に付勢ビットが存する。
ＰＬ１に付勢ビットが存する。
最終的にサイクル２′で、データの実数部０１０に係数
の虚数部ＣＱを乗する。このステップにおいて供給され
る制御信号すなわち制御ビットのパターンは表３の゛１
サイクル２″の欄に示す。サイクル２′においては、シ
フトレジス・り１６のラッチＰＬ２に付勢ビットが存す
る。
の虚数部ＣＱを乗する。このステップにおいて供給され
る制御信号すなわち制御ビットのパターンは表３の゛１
サイクル２″の欄に示す。サイクル２′においては、シ
フトレジス・り１６のラッチＰＬ２に付勢ビットが存す
る。
以上のようにして、制御論理１５が乗算器１２のオペレ
ーションを逐次的に制御することができる。
ーションを逐次的に制御することができる。
加算器１４（第５図）は加数人力および被加数入力を有
する。これらの面入力はライン３６およびライン３６′
を介して乗算器１２の部分積出力に接続されている。制
御論理１５から送出される制御信号Ｌ５およびＬ６は、
表２に示すようにして、加算器１４のラッチＬＴ′ ｏ
ないしＬＴ′６の制御入力へ供給される。部分積はライ
ン３６およびライン３６′を介して加算器１４のレジス
タＲ’ ０およびＲ’ １へ逐次的に印加されて、加算
ユニット４０の入力へ逐次的に印加される。加算ユニッ
ト４０は３ウ工イ式の桁上げ保管加算器である。加算器
１４は、乗算器１２と同様に、表３に示す制御ビットに
基づいて第７図に示すタイ逼ングで逐次的に制御される
。こうしてライン３６およびライン３６′を介して供給
される部分積を逐次的に加算し、その結果、出力ライン
１７に最終の和出力を生成する。この出力が算術論理１
０で生成される複素数乗算の結果を表わす。
する。これらの面入力はライン３６およびライン３６′
を介して乗算器１２の部分積出力に接続されている。制
御論理１５から送出される制御信号Ｌ５およびＬ６は、
表２に示すようにして、加算器１４のラッチＬＴ′ ｏ
ないしＬＴ′６の制御入力へ供給される。部分積はライ
ン３６およびライン３６′を介して加算器１４のレジス
タＲ’ ０およびＲ’ １へ逐次的に印加されて、加算
ユニット４０の入力へ逐次的に印加される。加算ユニッ
ト４０は３ウ工イ式の桁上げ保管加算器である。加算器
１４は、乗算器１２と同様に、表３に示す制御ビットに
基づいて第７図に示すタイ逼ングで逐次的に制御される
。こうしてライン３６およびライン３６′を介して供給
される部分積を逐次的に加算し、その結果、出力ライン
１７に最終の和出力を生成する。この出力が算術論理１
０で生成される複素数乗算の結果を表わす。
第５図および第７図を参照してこれを説明する。
加算されるべき、２つの複素数部分積の実数部はサイク
ルＯ′で加算される。次に、このサイクル０′で生成さ
れた和から、２つの複素数部分積の虚数部を減じ、サイ
クル１′で、出力ライン１７へ送出すべき最終結果の実
数部を得る。最終結果の虚数部はサイクル２′およびサ
イクル３′で加算され出力ライン１７に出力される。第
２の加数人力３８は、前記最終結果に加算されるべき別
の複索数Ａ １ ｏ＋ Ｊ Ａ Ｑ ｏを供給する。
ルＯ′で加算される。次に、このサイクル０′で生成さ
れた和から、２つの複素数部分積の虚数部を減じ、サイ
クル１′で、出力ライン１７へ送出すべき最終結果の実
数部を得る。最終結果の虚数部はサイクル２′およびサ
イクル３′で加算され出力ライン１７に出力される。第
２の加数人力３８は、前記最終結果に加算されるべき別
の複索数Ａ １ ｏ＋ Ｊ Ａ Ｑ ｏを供給する。
以上説明したように、制御論理１５が、制御記憶２５の
メモリサイクルよりも高い周波数を有する連続する制御
サイクルで乗算器１２および加算器１４のオペレーショ
ンを逐次的に制御する。
メモリサイクルよりも高い周波数を有する連続する制御
サイクルで乗算器１２および加算器１４のオペレーショ
ンを逐次的に制御する。
１ （ζ ′制′信号
侃号 撥−冊
Ｌ ｏ（Ｕ！、Ｏ） ”１″″のときＲＯをイｑ勢する
’ １ （Ｓｌ） ”ｇｎのときは入力ライン１１から
、１１１１＋のときはＲＯからＲ１ヘロードする マイクロ コード ’ ２ （Ｅｌ） ”ｐ＋のとき１１１を付勢
するＬ ：ｓ （Ｓ２） 、 ”０”のときは入力ライ
ン１３がら、ＩＩ １ ″のときはＲ３から８２ヘロー
ドする ’ ４（ｓ３） ”Ｏｔｒのときは入力ライン１３がら
、’ＩＩ Ｉ ＩＩのときはＲ２からＲ３ヘロードする スタテイ （ｓｏ） ’″０″のときは入力ライン１１
がら、ツク ′″１″のときはＲ１がらＲＯヘロードす
る（マイクロコードレジスタ） 固定配線（Ｒ２、Ｒ３） 常に” ｉ ”２（−、′
旨号 俳号 檄−胆 １６（Ｓ’ｏ、Ｓ’ ］） Ｒ’およびＲ’ １の真数
または１のマイクロ 補数（ｔｒｏｌｌのとき真数、ｒ
ｒｌｎのとコード き１の補数） Ｌ５（Ｅ’ ３．Ｓ’ ２）これら２つの信、号は同一
のシーケンスを有する。
’ １ （Ｓｌ） ”ｇｎのときは入力ライン１１から
、１１１１＋のときはＲＯからＲ１ヘロードする マイクロ コード ’ ２ （Ｅｌ） ”ｐ＋のとき１１１を付勢
するＬ ：ｓ （Ｓ２） 、 ”０”のときは入力ライ
ン１３がら、ＩＩ １ ″のときはＲ３から８２ヘロー
ドする ’ ４（ｓ３） ”Ｏｔｒのときは入力ライン１３がら
、’ＩＩ Ｉ ＩＩのときはＲ２からＲ３ヘロードする スタテイ （ｓｏ） ’″０″のときは入力ライン１１
がら、ツク ′″１″のときはＲ１がらＲＯヘロードす
る（マイクロコードレジスタ） 固定配線（Ｒ２、Ｒ３） 常に” ｉ ”２（−、′
旨号 俳号 檄−胆 １６（Ｓ’ｏ、Ｓ’ ］） Ｒ’およびＲ’ １の真数
または１のマイクロ 補数（ｔｒｏｌｌのとき真数、ｒ
ｒｌｎのとコード き１の補数） Ｌ５（Ｅ’ ３．Ｓ’ ２）これら２つの信、号は同一
のシーケンスを有する。
１１０＋１のときはＲ’ ３を付勢し、ライン３８から
Ｒ’ ２ヘロードする。
Ｒ’ ２ヘロードする。
１１１＋１のときはＲ’ ３を減勢し、内部フィードバ
ックラインから Ｒ’ ２ヘロードする。
ックラインから Ｒ’ ２ヘロードする。
―履−−−−−−−――−−−＋−−−−−―−―−−
固定配線（Ｅ′０、Ｅ’ ｔ、Ｅ′２） 常に′Ｔ′表
３（乗、のための制′ピッ１〜 ＬＯＥＯ乗ｂｏｏ＝ＯＪ （１＝１１）’２ ｏ＝ｏ
ｂ３゜＝ＯＬＩ Ｓｌ 算ｂ□ ｉ＝ｏ ｂｌ １＝１
ｂ２ｉ＝１ ｂ３ｉ”ＯＬ２ Ｅｌ 器ｂｏ２＝Ｏｂ
１２＝１ｂ２２−１ｂ３２＝ＩＬｊＳ２ ｂｏ３＝１
ｂ、、＝１ ｂ２３＝Ｉ ｂ３３＝ｉＬ４ Ｓ３ ｂｏ
４＝＝ｉ ｂ１４＝］ｌ’ ｂ２４＝１ ｂ３４＝ＩＬ
５ Ｅ３’ Ｓ２’加す。ｓ＝１ ｂｉ ？、＝Ｏｂ２
５＝１ 、 ｂ３ ！；”ＯＬ６ Ｓｔ）’ Ｓｌ’算
ｂｏ６二〇 ｂｌ６−１ ｂ２Ｂ＝Ｏｂ３６−０器 〔発明の効果〕 これまでの説明かられかるように、本発明によれば、制
御記憶（特に、マイクロ命令を利用する処Ｊ！１！機関
と同じ集積回路チップ上に存在する制御記憶）のサイク
ルタイムを見かけ上非常に殖くすることができる。
固定配線（Ｅ′０、Ｅ’ ｔ、Ｅ′２） 常に′Ｔ′表
３（乗、のための制′ピッ１〜 ＬＯＥＯ乗ｂｏｏ＝ＯＪ （１＝１１）’２ ｏ＝ｏ
ｂ３゜＝ＯＬＩ Ｓｌ 算ｂ□ ｉ＝ｏ ｂｌ １＝１
ｂ２ｉ＝１ ｂ３ｉ”ＯＬ２ Ｅｌ 器ｂｏ２＝Ｏｂ
１２＝１ｂ２２−１ｂ３２＝ＩＬｊＳ２ ｂｏ３＝１
ｂ、、＝１ ｂ２３＝Ｉ ｂ３３＝ｉＬ４ Ｓ３ ｂｏ
４＝＝ｉ ｂ１４＝］ｌ’ ｂ２４＝１ ｂ３４＝ＩＬ
５ Ｅ３’ Ｓ２’加す。ｓ＝１ ｂｉ ？、＝Ｏｂ２
５＝１ 、 ｂ３ ！；”ＯＬ６ Ｓｔ）’ Ｓｌ’算
ｂｏ６二〇 ｂｌ６−１ ｂ２Ｂ＝Ｏｂ３６−０器 〔発明の効果〕 これまでの説明かられかるように、本発明によれば、制
御記憶（特に、マイクロ命令を利用する処Ｊ！１！機関
と同じ集積回路チップ上に存在する制御記憶）のサイク
ルタイムを見かけ上非常に殖くすることができる。
第１八図ないし第１Ｈ図は本発明の実施例を示すブロッ
ク図、第２図は第１Ａ図ないし第１Ｈ図のつながりを示
す図、第３図は実施例の動俳のタイミングを示す図、第
４図は乗算器の構成例を示すブロック図、第５図は加算
器の構成例を示すブロック図、第６図は特定のアプリケ
ーション（複素数乗算）において乗算器および加算器へ
供給される制御信号を示す図、第７図は特定のアプリケ
ーションの場合における乗算器および加算器のオペレー
ションのタイミングを示す図である。 ＦＩＧ、２ ＦＩＧ、” ＩＡ ＦＩＧ、１Ｂ ＦＩＧ、ＩＣ ＦＩＧ。 １Ｄ ＦＩＧ、ＩＦ ＦＩＧ、ＩＧ ＦＩＧ、Ｌ＋ 部を積（１２より） ＦＩＧ、５
ク図、第２図は第１Ａ図ないし第１Ｈ図のつながりを示
す図、第３図は実施例の動俳のタイミングを示す図、第
４図は乗算器の構成例を示すブロック図、第５図は加算
器の構成例を示すブロック図、第６図は特定のアプリケ
ーション（複素数乗算）において乗算器および加算器へ
供給される制御信号を示す図、第７図は特定のアプリケ
ーションの場合における乗算器および加算器のオペレー
ションのタイミングを示す図である。 ＦＩＧ、２ ＦＩＧ、” ＩＡ ＦＩＧ、１Ｂ ＦＩＧ、ＩＣ ＦＩＧ。 １Ｄ ＦＩＧ、ＩＦ ＦＩＧ、ＩＧ ＦＩＧ、Ｌ＋ 部を積（１２より） ＦＩＧ、５
Claims (1)
- 【特許請求の範囲】 Ｍビット制御ワードを周期ＴあたりＮ個の割合で逐次的
に生成するマイクロ命令シーケンサであって、 周期Ｔ／Ｎのクロックに応答して２進ビツトを伝播しＮ
個の付勢ビットを逐次的に供給するＮビットシフトレジ
スタと、 論理ステージの各々がＮ個のＡＮＤゲートを含み、ｉ番
目（１≦ｉ≦Ｎ）のＡＮＤゲートが前記Ｎビットシフト
レジスタの供給するｉ番目の付勢ビットと、Ｎ個のＭビ
ット制御ワードのうちの対応する１個に在る対応する制
御ビットと、を受取るように構成されたＭ個の論理ステ
ージと、を有することを特徴とするマイクロ命令シーケ
ンサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US567035 | 1983-12-30 | ||
| US06/567,035 US4611273A (en) | 1983-12-30 | 1983-12-30 | Synchronized microsequencer for a microprocessor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60146331A true JPS60146331A (ja) | 1985-08-02 |
| JPH077336B2 JPH077336B2 (ja) | 1995-01-30 |
Family
ID=24265473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59159427A Expired - Lifetime JPH077336B2 (ja) | 1983-12-30 | 1984-07-31 | マイクロ命令シ−ケンサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4611273A (ja) |
| EP (1) | EP0148991B1 (ja) |
| JP (1) | JPH077336B2 (ja) |
| DE (1) | DE3481232D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984151A (en) * | 1985-03-01 | 1991-01-08 | Advanced Micro Devices, Inc. | Flexible, next-address generation microprogram sequencer |
| JPH03126131A (ja) * | 1989-10-11 | 1991-05-29 | Nec Corp | 中央処理装置の実行速度制御方式 |
| WO1999045509A1 (en) | 1998-03-06 | 1999-09-10 | Mikohn Gaming Corporation | Gaming machines with bonusing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120641A (en) * | 1976-04-02 | 1977-10-11 | Fujitsu Ltd | Micro program control system |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3050713A (en) * | 1959-12-16 | 1962-08-21 | Bell Telephone Labor Inc | Output selecting circuit |
| US3267303A (en) * | 1963-05-01 | 1966-08-16 | Square D Co | Solid state sequencing and timing circuit |
| US3221188A (en) * | 1964-12-14 | 1965-11-30 | Gen Electric | Pulse generating means utilizing delay timed master to control delay timed slaves |
| US3586985A (en) * | 1969-12-17 | 1971-06-22 | Gen Motors Corp | Variable duty cycle control generator |
| US3725793A (en) * | 1971-12-15 | 1973-04-03 | Bell Telephone Labor Inc | Clock synchronization arrangement employing delay devices |
| US3932847A (en) * | 1973-11-06 | 1976-01-13 | International Business Machines Corporation | Time-of-day clock synchronization among multiple processing units |
| JPS537336B2 (ja) * | 1973-12-29 | 1978-03-16 | ||
| US3972024A (en) * | 1974-03-27 | 1976-07-27 | Burroughs Corporation | Programmable microprocessor |
| US4021784A (en) * | 1976-03-12 | 1977-05-03 | Sperry Rand Corporation | Clock synchronization system |
| JPS5523501A (en) * | 1978-06-29 | 1980-02-20 | Fujitsu Ltd | Shift operation unit |
| US4203030A (en) * | 1978-10-23 | 1980-05-13 | Bell Telephone Laboratories, Incorporated | Method and structure for detecting recycling of polynomial counters |
| DE2850652C2 (de) * | 1978-11-22 | 1984-06-28 | Siemens AG, 1000 Berlin und 8000 München | Digitale Halbleiterschaltung |
| US4313159A (en) * | 1979-02-21 | 1982-01-26 | Massachusetts Institute Of Technology | Data storage and access apparatus |
| US4395758A (en) * | 1979-12-10 | 1983-07-26 | Digital Equipment Corporation | Accelerator processor for a data processing system |
| US4367524A (en) * | 1980-02-07 | 1983-01-04 | Intel Corporation | Microinstruction execution unit for use in a microprocessor |
| US4407015A (en) * | 1980-11-26 | 1983-09-27 | Burroughs Corporation | Multiple event driven micro-sequencer |
| US4428047A (en) * | 1981-04-13 | 1984-01-24 | Texas Instruments Incorporated | Addressing a control ROM in a microcoded single-chip microcomputer using the output signals of the control ROM |
| US4594661A (en) * | 1982-02-22 | 1986-06-10 | International Business Machines Corp. | Microword control system utilizing multiplexed programmable logic arrays |
-
1983
- 1983-12-30 US US06/567,035 patent/US4611273A/en not_active Expired - Lifetime
-
1984
- 1984-07-31 JP JP59159427A patent/JPH077336B2/ja not_active Expired - Lifetime
- 1984-08-17 EP EP84109776A patent/EP0148991B1/en not_active Expired
- 1984-08-17 DE DE8484109776T patent/DE3481232D1/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120641A (en) * | 1976-04-02 | 1977-10-11 | Fujitsu Ltd | Micro program control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077336B2 (ja) | 1995-01-30 |
| EP0148991A2 (en) | 1985-07-24 |
| US4611273A (en) | 1986-09-09 |
| DE3481232D1 (de) | 1990-03-08 |
| EP0148991A3 (en) | 1987-11-19 |
| EP0148991B1 (en) | 1990-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4975868A (en) | Floating-point processor having pre-adjusted exponent bias for multiplication and division | |
| US5444646A (en) | Fully static 32 bit alu with two stage carry bypass | |
| US5204828A (en) | Bus apparatus having hold registers for parallel processing in a microprocessor | |
| CA1119731A (en) | Multibus processor for increasing execution speed using a pipeline effect | |
| EP0042452B1 (en) | Signal processor computing arrangement and method of operating said arrangement | |
| US3515344A (en) | Apparatus for accumulating the sum of a plurality of operands | |
| US4541045A (en) | Microprocessor architecture employing efficient operand and instruction addressing | |
| JPH02148360A (ja) | 一対の複素数サンプル信号の相互相関装置 | |
| US6622153B1 (en) | Virtual parallel multiplier-accumulator | |
| US5442580A (en) | Parallel processing circuit and a digital signal processer including same | |
| JPH0231511A (ja) | プロセッサ | |
| JPS60146331A (ja) | マイクロ命令シ−ケンサ | |
| US5557563A (en) | Data processing method and apparatus including iterative multiplier | |
| JPS58163060A (ja) | マイクロプロセツサ・システム、マイクロコンピユ−タ装置及びマイクロプロセツサ装置 | |
| US4677584A (en) | Data processing system with an arithmetic logic unit having improved carry look ahead | |
| US6065127A (en) | Multi-mode buffer for digital signal processor | |
| US4685077A (en) | Data processing apparatus having binary multiplication capability | |
| EP0108664A2 (en) | Floating point microprocessor | |
| Hamilton et al. | Basic MIPS Architecture Version 1.4 | |
| JPS6259828B2 (ja) | ||
| JPS59106043A (ja) | パイプライン演算回路 | |
| JP2825255B2 (ja) | 半導体集積回路装置 | |
| JPH05174050A (ja) | 級数演算装置 | |
| Karthikeyan et al. | More on arbitrary boundary packed arithmetic | |
| JPH0330905B2 (ja) |