JPS60145663A - 固体撮像装置の電荷入力部 - Google Patents
固体撮像装置の電荷入力部Info
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- JPS60145663A JPS60145663A JP165484A JP165484A JPS60145663A JP S60145663 A JPS60145663 A JP S60145663A JP 165484 A JP165484 A JP 165484A JP 165484 A JP165484 A JP 165484A JP S60145663 A JPS60145663 A JP S60145663A
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- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- 238000003384 imaging method Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 2
- 208000007514 Herpes zoster Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は固体撮像装置に係シ、特に表面チャネル形ＣＯ
Ｄ （電荷結合素子）レジスタヘ一定量のバイアス電荷
を注入するための電荷入力部に関する。
Ｄ （電荷結合素子）レジスタヘ一定量のバイアス電荷
を注入するための電荷入力部に関する。
この種の固体撮像装置の一例として第１図にＣＣＤライ
ンセンサの概略的構成を示している。
ンセンサの概略的構成を示している。
即ち、Ｉ・・・は半導体基板上に直線状の配置で形成さ
れた感光画素であシ、それぞれ入射光強度に応じた信号
電荷を発生して蓄積する。２は上記感光画素列に沿って
形成され、各感光画素１で発生した信号電荷それぞれを
分離したまま並列にＣＣＤレジスタ３へ移送制御するだ
めの移送制御手段である。上記ＣＣＤレジスタ３は表面
チャネル形のものであシ、各転送段の電荷を駆動パルス
の印加によシ出力方向へ順次転送し、各段の電荷を時系
列に読み出すものでおる。４は上記ＣＣＤレジスタ３に
より転送されてきた電荷を電圧信号に変換して出力する
出力部である。
れた感光画素であシ、それぞれ入射光強度に応じた信号
電荷を発生して蓄積する。２は上記感光画素列に沿って
形成され、各感光画素１で発生した信号電荷それぞれを
分離したまま並列にＣＣＤレジスタ３へ移送制御するだ
めの移送制御手段である。上記ＣＣＤレジスタ３は表面
チャネル形のものであシ、各転送段の電荷を駆動パルス
の印加によシ出力方向へ順次転送し、各段の電荷を時系
列に読み出すものでおる。４は上記ＣＣＤレジスタ３に
より転送されてきた電荷を電圧信号に変換して出力する
出力部である。
５は上記ＣＣＤレジスタ３の一端側（前記出力部４が設
けられている側とは反対。）に設けられ、必要に応じて
ＣＣＤレジスタ３の一端部に電荷を注入するだめの電荷
入力部である。この電荷入力部５の存在理由は次の通り
である。即ち、ＣＣＤレジスタは扱う信号電荷が多い場
合は表面チャネル形が有利であるが、表面チャネル形は
埋め込みチャネル形に比べて電荷転送効率が悪い０これ
は、表面準位の影響により信号電荷の一部がこれに捕獲
されｆＣシ、あるいはこれから再放出されるからである
。この表面準位の影響を防ぐために、前記電荷入力部５
から一定量のノ９イアス電荷を入れて表面チャネルの電
荷をファツトゼロ状態にし、信号電荷の転送効率を向上
させるものである。なお、電荷入力部５からＣＣＤレジ
スタ３への電荷注入は、製造段階における上記ＣＣＤレ
ジスタのテストに際して行なわれ、あるいは転送段数が
多くて転送効率の悪化が見込まれるＣＣＤし・ゾスタに
対して行なわれるものであシ、電荷注入の必要がない場
合には電荷注入が行なわれないように電荷入力部５０入
カソース（後述）に所定の一定電圧が印加される。
けられている側とは反対。）に設けられ、必要に応じて
ＣＣＤレジスタ３の一端部に電荷を注入するだめの電荷
入力部である。この電荷入力部５の存在理由は次の通り
である。即ち、ＣＣＤレジスタは扱う信号電荷が多い場
合は表面チャネル形が有利であるが、表面チャネル形は
埋め込みチャネル形に比べて電荷転送効率が悪い０これ
は、表面準位の影響により信号電荷の一部がこれに捕獲
されｆＣシ、あるいはこれから再放出されるからである
。この表面準位の影響を防ぐために、前記電荷入力部５
から一定量のノ９イアス電荷を入れて表面チャネルの電
荷をファツトゼロ状態にし、信号電荷の転送効率を向上
させるものである。なお、電荷入力部５からＣＣＤレジ
スタ３への電荷注入は、製造段階における上記ＣＣＤレ
ジスタのテストに際して行なわれ、あるいは転送段数が
多くて転送効率の悪化が見込まれるＣＣＤし・ゾスタに
対して行なわれるものであシ、電荷注入の必要がない場
合には電荷注入が行なわれないように電荷入力部５０入
カソース（後述）に所定の一定電圧が印加される。
第２図（ａ）は、上記表面チャネル形のＣＣＤレジスタ
３および電荷入力部５を取υ出してその従来例を示して
おυ、２０はたとえばＰ形シリコンよりなる半導体基板
、２１は上記半導体基板２０の表面の一部に形成された
入力ソースであって基板２０とは逆導電形の不純物を高
濃度に含むＮ＋ｕの半導体領域である。２２は上記入力
ンース２１の印加電圧を設定するための第１のプリーダ
、２３は半導体基板２０上に形成されたケ゛−ト絶縁膜
、２４は前記入力ソース２ノに隣接してダート絶縁膜２
３上に形成された入力ダート用の第１のケ゛−ト電極、
２５は上記第１のダート電極２４に隣接して形成された
バイアス電荷生成用の第２のｒ−）電極、２６は上記第
２のｒ−ト電極２５の印加電圧を設定するだめの第２の
プリーダである。そして、２７１ 。
３および電荷入力部５を取υ出してその従来例を示して
おυ、２０はたとえばＰ形シリコンよりなる半導体基板
、２１は上記半導体基板２０の表面の一部に形成された
入力ソースであって基板２０とは逆導電形の不純物を高
濃度に含むＮ＋ｕの半導体領域である。２２は上記入力
ンース２１の印加電圧を設定するための第１のプリーダ
、２３は半導体基板２０上に形成されたケ゛−ト絶縁膜
、２４は前記入力ソース２ノに隣接してダート絶縁膜２
３上に形成された入力ダート用の第１のケ゛−ト電極、
２５は上記第１のダート電極２４に隣接して形成された
バイアス電荷生成用の第２のｒ−）電極、２６は上記第
２のｒ−ト電極２５の印加電圧を設定するだめの第２の
プリーダである。そして、２７１ 。
２７、．２７３ はＣＣＤレジスタの転送電極であって
順次隣接して形成され、本例ではたとえば３相のクロッ
クパルスφ１．φ２．φ、により駆動されるものとして
２個間隔の転送電極同志が共通接続されて３組に分れて
いる。
順次隣接して形成され、本例ではたとえば３相のクロッ
クパルスφ１．φ２．φ、により駆動されるものとして
２個間隔の転送電極同志が共通接続されて３組に分れて
いる。
而して、上記３相のクロックパルスφ１．φ２゜φ３
および第１のダート電極２４に印加される入力）ｆ −
） Ａ？ルスＧＰが第３図に示すようなタイミングで発
生するものとすれば、前記半導体基板２０内の電位分布
の変化および注入電荷Ｑの流れの様子は第２図（ｂ）に
示すようになる。即ち、入力ダートパルスＧＰが一定期
間ノ＼イレペルになることによシ第１のダート電極２４
下のダートが開閉し、このダートが開いている間に入力
ソース２１かも一定量の電荷Ｑが第２のダート電極２５
下の電位井戸に注入される。この電荷注入量は、入力ソ
ース２１の電位ｖ２□と第２のダート電極２５下の電位
ｖ２ｓとの電位差に対応する。このとき、第２のダート
電極２５に隣接する第１相用の転送電極２７□ に印加
されているクロックツ臂ルスφ１ はロウペルφ□、−
ｃｌ、この転送電極２７１下の電位Ｖφ□ は低くなっ
ている。次に、クロックパルスφ１１φ８．φ、が順次
ハイレベルφ□□、φ、Ｈ２φ３Ｈになることによシミ
荷Ｑが転送される。そしてクロックパルスφ３がハイレ
ベルφ、Ｈになると同時に再び入力デートパルスＧＰが
ノ・イレペルになシ、以後前述し゛たような電荷注入、
転送動作と同様な動作が繰ｐ返されてＣＣＤレジスタ３
の各転送段にバイアス電荷の注入が行なわれる。
および第１のダート電極２４に印加される入力）ｆ −
） Ａ？ルスＧＰが第３図に示すようなタイミングで発
生するものとすれば、前記半導体基板２０内の電位分布
の変化および注入電荷Ｑの流れの様子は第２図（ｂ）に
示すようになる。即ち、入力ダートパルスＧＰが一定期
間ノ＼イレペルになることによシ第１のダート電極２４
下のダートが開閉し、このダートが開いている間に入力
ソース２１かも一定量の電荷Ｑが第２のダート電極２５
下の電位井戸に注入される。この電荷注入量は、入力ソ
ース２１の電位ｖ２□と第２のダート電極２５下の電位
ｖ２ｓとの電位差に対応する。このとき、第２のダート
電極２５に隣接する第１相用の転送電極２７□ に印加
されているクロックツ臂ルスφ１ はロウペルφ□、−
ｃｌ、この転送電極２７１下の電位Ｖφ□ は低くなっ
ている。次に、クロックパルスφ１１φ８．φ、が順次
ハイレベルφ□□、φ、Ｈ２φ３Ｈになることによシミ
荷Ｑが転送される。そしてクロックパルスφ３がハイレ
ベルφ、Ｈになると同時に再び入力デートパルスＧＰが
ノ・イレペルになシ、以後前述し゛たような電荷注入、
転送動作と同様な動作が繰ｐ返されてＣＣＤレジスタ３
の各転送段にバイアス電荷の注入が行なわれる。
〔背景技術の問題点〕
ところで、上述したような固体撮像装置の製造に際して
、プロセス変動によシグート絶縁膜２３の膜厚とか表面
準位が変動して上記第２のダート電極２６下の電位井戸
の深さが変動し、これによってバイアス電荷量が変動す
る。そして、プロセス変動によυ必要以上のバイアス電
荷量がＣＣＤレジスタ３に注入される場合が生じ、この
場合にはＣＣＤレジスタ３で扱える信号電荷量が少なく
なシ、出力信号のダイナミックレンジが小さくなる欠点
が生じる。
、プロセス変動によシグート絶縁膜２３の膜厚とか表面
準位が変動して上記第２のダート電極２６下の電位井戸
の深さが変動し、これによってバイアス電荷量が変動す
る。そして、プロセス変動によυ必要以上のバイアス電
荷量がＣＣＤレジスタ３に注入される場合が生じ、この
場合にはＣＣＤレジスタ３で扱える信号電荷量が少なく
なシ、出力信号のダイナミックレンジが小さくなる欠点
が生じる。
本発明は゛上記の事情に鑑みてなされたもので、プロセ
ス変動によシ大きな影響を受けずに一定量のバイアス電
荷をＣＣＤレジスタに注入し得る固体撮像装置の電荷入
力部を提供するものである。
ス変動によシ大きな影響を受けずに一定量のバイアス電
荷をＣＣＤレジスタに注入し得る固体撮像装置の電荷入
力部を提供するものである。
即ち、本発明は、複数個の感光画素から並列に移送され
てくる各信号電荷を順次転送して時系列で読み出す表面
チャネル形ＣＣＤレジスタの一端側に形成され、上記Ｃ
ＣＤの一端部へ電荷を注入するための固体撮像装置の電
荷入力部において、前記ＣＣＤレジスタの転送電極に隣
接して設けられたバイアス電荷生成用のダート電極とこ
のダート電極に隣接して設けられ所定のタイミングでｒ
−）パルスが印加される入力ダート用のダート電極と、
この入力ダート電極に隣接して設けられ前記ＣＣＤレジ
スタの半導体基板とは逆導電形の不純物を含む半導体領
域からなる入力ソースと、この入力ソースの印加電位を
設定するために前記半導体基板上に設けられたソースフ
ォロワ回路とからなシ、上記ソースフォロワ回路の駆動
用ＭＯ８）ランジスタのダート電極と前記バイアス電荷
生成用ダート電極とを同一の電極材料によシ形成して各
々のダート閾値電圧を等しく設定し、上記２個のダート
電極に零電位を含む同じ直流電圧を印加してなることを
特徴とするものでちる。
てくる各信号電荷を順次転送して時系列で読み出す表面
チャネル形ＣＣＤレジスタの一端側に形成され、上記Ｃ
ＣＤの一端部へ電荷を注入するための固体撮像装置の電
荷入力部において、前記ＣＣＤレジスタの転送電極に隣
接して設けられたバイアス電荷生成用のダート電極とこ
のダート電極に隣接して設けられ所定のタイミングでｒ
−）パルスが印加される入力ダート用のダート電極と、
この入力ダート電極に隣接して設けられ前記ＣＣＤレジ
スタの半導体基板とは逆導電形の不純物を含む半導体領
域からなる入力ソースと、この入力ソースの印加電位を
設定するために前記半導体基板上に設けられたソースフ
ォロワ回路とからなシ、上記ソースフォロワ回路の駆動
用ＭＯ８）ランジスタのダート電極と前記バイアス電荷
生成用ダート電極とを同一の電極材料によシ形成して各
々のダート閾値電圧を等しく設定し、上記２個のダート
電極に零電位を含む同じ直流電圧を印加してなることを
特徴とするものでちる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第４図は、たとえば第１図に示した固体ラインセン
サに使用される表面チャネル形のＣＣＤレジスタ３およ
び電荷人力部５を示しておシ、第２図（、）を参照して
前述したＣＣＤレジスタおよび電荷入力部に比べて異な
る点は次の通シである。即ち、（１）第１のブリーダ（
第２図２２参照）に代えてソースフォロワ回路４ノの出
力電圧を入力ソース２１に印加している点、（２）第２
のダート電極２５を上記ソースフォロワ回路４１におけ
る駆動用のＭＯＳ ＦＥＴ （絶縁デート型電界効果ト
ランジスタ）４２のダート電極と同じ部材により形成す
ることによシ各々のダート閾値電圧値が等しくなるよう
に設定している点、（３）上記各ダート電極に！リーダ
４３から同じ電圧を印加している点が異なシ、その他は
同じであるので第２図（ａ）中と同一部分には同一符号
を付してその説明を省略する。
る。第４図は、たとえば第１図に示した固体ラインセン
サに使用される表面チャネル形のＣＣＤレジスタ３およ
び電荷人力部５を示しておシ、第２図（、）を参照して
前述したＣＣＤレジスタおよび電荷入力部に比べて異な
る点は次の通シである。即ち、（１）第１のブリーダ（
第２図２２参照）に代えてソースフォロワ回路４ノの出
力電圧を入力ソース２１に印加している点、（２）第２
のダート電極２５を上記ソースフォロワ回路４１におけ
る駆動用のＭＯＳ ＦＥＴ （絶縁デート型電界効果ト
ランジスタ）４２のダート電極と同じ部材により形成す
ることによシ各々のダート閾値電圧値が等しくなるよう
に設定している点、（３）上記各ダート電極に！リーダ
４３から同じ電圧を印加している点が異なシ、その他は
同じであるので第２図（ａ）中と同一部分には同一符号
を付してその説明を省略する。
なお、上記ソースフォロワ回路４１は、それぞれたとえ
ばＮチャンネル形の前記駆動用のＭＯＳトランジスタ４
２およびダート・ソース相互が接続された負荷用のＭＯ
Ｓ ）ランジスタ４４がＶＤＤおよびＶ８１１ 電源（
接地電位）の間に直列に接続されてなシ、これらのトラ
ンジスタ４２．４４はＣＣＤレジスタと同じ半導体基板
２０上に形成されている。
ばＮチャンネル形の前記駆動用のＭＯＳトランジスタ４
２およびダート・ソース相互が接続された負荷用のＭＯ
Ｓ ）ランジスタ４４がＶＤＤおよびＶ８１１ 電源（
接地電位）の間に直列に接続されてなシ、これらのトラ
ンジスタ４２．４４はＣＣＤレジスタと同じ半導体基板
２０上に形成されている。
上記構成の電荷入力部においては、ソースフォロワ回路
４１の出力電圧は、その駆動用トランジスタ４２０ケ゛
−ト電極、下の電位ｖ４！（これは、第２０ケ゛−ト電
極２５下の電位ｖ２．に等しくなっている。）を基準に
して定まるので、入力ソース２１の電位ｖ２□と第２の
ダート電極２５下の電位Ｖ１６との電位差がプロセス変
動によシ大きな影響を受けずに一定となシ、一定のバイ
アス電荷量を注入することが可能になっている。
４１の出力電圧は、その駆動用トランジスタ４２０ケ゛
−ト電極、下の電位ｖ４！（これは、第２０ケ゛−ト電
極２５下の電位ｖ２．に等しくなっている。）を基準に
して定まるので、入力ソース２１の電位ｖ２□と第２の
ダート電極２５下の電位Ｖ１６との電位差がプロセス変
動によシ大きな影響を受けずに一定となシ、一定のバイ
アス電荷量を注入することが可能になっている。
第５図は、上記ＣＣＤレジスタおよび電荷入力部で使用
されるクロックｚｅ ／Ｌ／ スφ□、φ２．φ３゜入
カグートパルスＧＰが第３図に示したようなタイミング
で印加された場合における半導体基板２０内の電位分布
の変化および電荷Ｑの流れの様子を示しておシ、電荷注
入時および電荷転送時におけるそれぞれの電位変化は前
述した通シである。ここで、ソースフォロワ回路４１に
ハ負荷用ＭＯ８）ランジスタ（第４図４４）で決まる電
流工が定常的に流れていやので、駆動用ＭＯ８）ランジ
スタ（第４図４２）のダート電極下Ｇ。ではドレイン側
からソース側（出力ノード側）にかけて次第に電荷量が
多く々っておシ、負荷用ＭＯ８）ランジスタ４４のダー
ト電極下Ｇ４４でもドレイン側からソース側（接地側）
にかけて次第に電荷量が多くなっている。そして、上記
駆動用ＭＯ８）ランジスタ４２のソース電位（ソースフ
ォロワ出力電位）ｖｏはＭＯＳ ）ランジスタの構造で
決まる定数をＫで表わせばＶ６ ”’ Ｖ ４□−ＫＦ 電荷量Ｑは、ケ°−ト構造で決まる定数をＡで表わせば Ｑ ＝ ＡＫ Ｊ丁 なる一定量が発生し、これがバイアス電荷として使用さ
れる。
されるクロックｚｅ ／Ｌ／ スφ□、φ２．φ３゜入
カグートパルスＧＰが第３図に示したようなタイミング
で印加された場合における半導体基板２０内の電位分布
の変化および電荷Ｑの流れの様子を示しておシ、電荷注
入時および電荷転送時におけるそれぞれの電位変化は前
述した通シである。ここで、ソースフォロワ回路４１に
ハ負荷用ＭＯ８）ランジスタ（第４図４４）で決まる電
流工が定常的に流れていやので、駆動用ＭＯ８）ランジ
スタ（第４図４２）のダート電極下Ｇ。ではドレイン側
からソース側（出力ノード側）にかけて次第に電荷量が
多く々っておシ、負荷用ＭＯ８）ランジスタ４４のダー
ト電極下Ｇ４４でもドレイン側からソース側（接地側）
にかけて次第に電荷量が多くなっている。そして、上記
駆動用ＭＯ８）ランジスタ４２のソース電位（ソースフ
ォロワ出力電位）ｖｏはＭＯＳ ）ランジスタの構造で
決まる定数をＫで表わせばＶ６ ”’ Ｖ ４□−ＫＦ 電荷量Ｑは、ケ°−ト構造で決まる定数をＡで表わせば Ｑ ＝ ＡＫ Ｊ丁 なる一定量が発生し、これがバイアス電荷として使用さ
れる。
なお、前記入力ソース２１は駆動用ＭＯ８）う／ジメタ
４２のソース領域を兼ねてもよい。
４２のソース領域を兼ねてもよい。
また、本発明は上記実施例に限られるものではなく、第
６図に示すようにソースフォロワ回路６ノの駆動用ＭＯ
８）ランジスタロ２のダート電極および第２のダート電
極２５をそれぞれ同じく接地電位に接続し、これらの各
ダート電極下の半導体基板表面にそれぞれたとえばＮ−
型の半導体領域６３を形成してそれぞれのダート間値電
圧を等しく設定するようにしても第５図に示したような
電位分布を得ることができる。
６図に示すようにソースフォロワ回路６ノの駆動用ＭＯ
８）ランジスタロ２のダート電極および第２のダート電
極２５をそれぞれ同じく接地電位に接続し、これらの各
ダート電極下の半導体基板表面にそれぞれたとえばＮ−
型の半導体領域６３を形成してそれぞれのダート間値電
圧を等しく設定するようにしても第５図に示したような
電位分布を得ることができる。
この場合には、前記プリーダ（第４図４３）が不要にな
シ、消費電流が低減する利点がある。
シ、消費電流が低減する利点がある。
上述したように本発明の固体撮像装置の電荷入力部によ
れば、プロセス変動によシ大きな影響を受けずに一定量
のバイアス電荷をＣＣＤレジスタに注入することができ
、ＣＣＤレジスタで扱える信号電荷量が不要に少なくな
ってそのダイナミックレンジが小さくなるおそれを除去
することができる。
れば、プロセス変動によシ大きな影響を受けずに一定量
のバイアス電荷をＣＣＤレジスタに注入することができ
、ＣＣＤレジスタで扱える信号電荷量が不要に少なくな
ってそのダイナミックレンジが小さくなるおそれを除去
することができる。
第１図は固体撮像装置の一例を示す構成説明図、第２図
（、）は第１図のＣＣＤレジスタの一例および入力部の
従来例を示す構成説明図、第２図（ｂ）は同図（−）の
半導体基板内の電位分布の変化および電荷のｖｌすれの
様子を示す図、″第３図は第２図（、）における印加パ
ルスを示すタイミング図、第４図は本発明の一実施例に
係る固体撮像装置Ｉ″ｊの電荷入力部を示す構成説明図
、第５図は第４図の半導体基板内の電位分布の変化およ
び電荷の流れの様子を示す図、第６図は本発明の他の実
施例を示す構成説明図である。 １・・・感光画素、２・・・移相制御手段、３・・・Ｃ
ＣＤレジスタ、５・・・電荷入力部、２０・・・半導体
基板、２ノ・・・入力ソース、２４・・・入カダート用
ケ９−ト電極、２５・・・バイアス電荷生成用ダート１
１ｍ極、２６・・・ブリーダ、２７１〜２７３・・・転
送電極、４１．６１・・・ソースフォロワ回路、４２・
・・駆動用ＭＯ８）ランジスタ。 第１図 （ｂ） ｖ２゜ 節３図 第４図 第５図 ？、ｒＳ６図
（、）は第１図のＣＣＤレジスタの一例および入力部の
従来例を示す構成説明図、第２図（ｂ）は同図（−）の
半導体基板内の電位分布の変化および電荷のｖｌすれの
様子を示す図、″第３図は第２図（、）における印加パ
ルスを示すタイミング図、第４図は本発明の一実施例に
係る固体撮像装置Ｉ″ｊの電荷入力部を示す構成説明図
、第５図は第４図の半導体基板内の電位分布の変化およ
び電荷の流れの様子を示す図、第６図は本発明の他の実
施例を示す構成説明図である。 １・・・感光画素、２・・・移相制御手段、３・・・Ｃ
ＣＤレジスタ、５・・・電荷入力部、２０・・・半導体
基板、２ノ・・・入力ソース、２４・・・入カダート用
ケ９−ト電極、２５・・・バイアス電荷生成用ダート１
１ｍ極、２６・・・ブリーダ、２７１〜２７３・・・転
送電極、４１．６１・・・ソースフォロワ回路、４２・
・・駆動用ＭＯ８）ランジスタ。 第１図 （ｂ） ｖ２゜ 節３図 第４図 第５図 ？、ｒＳ６図
Claims (1)
- 複数個の感光画素でそれぞれ発生した各信号電荷が並列
に移送され、この各信号電荷を順次転送して時系列で読
み出す表面チャネル形ＣＣＤＶ−）スタの一端側に形成
され、上記ＣＣＤレジスタの一端部へ電荷を注入するだ
めの固体撮像装置の電荷入力部において、前記ＣＣＤレ
ジスタの転送電極に隣接して設けられたバイアス電荷生
成用のダート電極と、−のダート電極に隣接して設けら
れ所定のタイミングでダートパルスが印加される入力ダ
ート用のダート電極と、この入力ダート電極に隣接して
設けられ前記ＣＣＤレジスタの半導体基板とは逆導電形
の不純物を含む半導体領域からなる入力ソースと、この
入力ンースの印加電位を設定するために前記半導体基板
上に設けられたソースフォロワ回路とからなシ、上記ソ
ースフォロワ回路の駆動用ＭＯ８）ランジスタのダート
電極と前記バイアス電荷生成用ダート電極とを同一の電
極材料によシ形成して各々のｒ−ト１ｉ値電圧を等しく
設定し、上記２個のダート電極に零電位を含む同じ直流
電圧を印加してなることを特徴とする固体撮像装置の電
荷入力部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP165484A JPS60145663A (ja) | 1984-01-09 | 1984-01-09 | 固体撮像装置の電荷入力部 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP165484A JPS60145663A (ja) | 1984-01-09 | 1984-01-09 | 固体撮像装置の電荷入力部 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145663A true JPS60145663A (ja) | 1985-08-01 |
Family
ID=11507505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP165484A Pending JPS60145663A (ja) | 1984-01-09 | 1984-01-09 | 固体撮像装置の電荷入力部 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1340010B2 (de) † | 2000-12-06 | 2010-07-21 | Carl Freudenberg KG | Flachdichtung für eine kolbenkraft- oder arbeitsmaschine |
-
1984
- 1984-01-09 JP JP165484A patent/JPS60145663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1340010B2 (de) † | 2000-12-06 | 2010-07-21 | Carl Freudenberg KG | Flachdichtung für eine kolbenkraft- oder arbeitsmaschine |
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