JPS60145643A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS60145643A JPS60145643A JP59002388A JP238884A JPS60145643A JP S60145643 A JPS60145643 A JP S60145643A JP 59002388 A JP59002388 A JP 59002388A JP 238884 A JP238884 A JP 238884A JP S60145643 A JPS60145643 A JP S60145643A
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- gate
- base
- block
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、工りを含むアナログマスタースライスＬＳＩ
のような半導体装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to an analog master slice LSI including
The invention relates to semiconductor devices such as.
第１図は、アナログＬＳＩを製造する場合の工程を示す
概略図である。この工程において、埋込拡散、アイソレ
ージロン拡散、ベース拡散、エミッタ拡散、コンタクト
穴開け、アルミ配線、パッド穴゛開けの各工程は、マス
クを使用した工程となる。FIG. 1 is a schematic diagram showing the steps in manufacturing an analog LSI. In this process, each process of buried diffusion, isolation diffusion, base diffusion, emitter diffusion, contact hole drilling, aluminum wiring, and pad hole drilling uses a mask.
ここで、工２Ｌを含んでマスター・スライス化すると、
各種のアプリケーションに対して、ステップ２からステ
ップ４及びステップ１１の各マスク工程は共通化できる
が、ステ、プ５がらステ、プ９の各マスク工程において
用いられるマスクは、それぞれのアプリケーションに応
じて、そのっど新だに製作しなければならない。Here, if you include the work 2L and create a master slice,
The mask processes from step 2 to step 4 and step 11 can be used in common for various applications, but the masks used in the mask processes from step 5 to step 9 may vary depending on each application. , you have to make a new one.
その理由は Ｉ２Ｌロジック部のゲー）・のパターンが
、第２図に示すように、計から成る複数個のコレクタ（
マルチコレクタ）ＭＣが、ベースとして形成される上領
域ＢＥ中に位置しており、通常ベース取出しコンタク）
ＢＣは、近傍のゲートの配線を考慮して配置されるから
である。The reason for this is that the pattern of the I2L logic section consists of multiple collectors (as shown in Figure 2).
A multi-collector) MC is located in the upper region BE formed as a base, and is usually connected to a base extraction contact).
This is because the BC is arranged in consideration of the wiring of nearby gates.
第３図は、この点を考慮して作られた従来の■２Ｌを含
むＬＳＩのベースとマルチコレクタとの配線パターンの
一部を拡大した平面図である。この図において、１はマ
ルチコレクタ取り出し部、２はベース取シ出し部である
。FIG. 3 is an enlarged plan view of a part of the wiring pattern between the base and multi-collector of a conventional LSI including 2L, which was created with this point in mind. In this figure, 1 is a multi-collector take-out part, and 2 is a base take-out part.
この様な構成の従来装置においては、ベースとマルチコ
レクタとの関係が、各アプリケーション回路ととに任意
にレイアウトされるもので、このために、その製造工程
において、ｎ＋拡散の位置を決めるステ、プロに用いら
れるエミッタマスクは、各アプリケーション回路で共通
化する。ことはできない。In conventional devices with such a configuration, the relationship between the base and the multicollector is arbitrarily laid out with respect to each application circuit, and for this reason, in the manufacturing process, there is a step to determine the position of the n+ diffusion. The emitter mask used by professionals is shared by each application circuit. It is not possible.
ここで、各アプリケージ雪ン回路で、共通化できるマス
クの数が多ければ多いほど、コストや工数の点で有利に
なる。Here, the greater the number of masks that can be shared in each application circuit, the more advantageous it will be in terms of cost and man-hours.
本発明は、各種のアプリケージ覆ンに対して、エミッタ
マスクを共通化することが可能で、各種アプリケーショ
ン回路の開発時間を短縮するとともに低コスト、低工数
を図ることのできる半導体装置を実現しようとするもの
である。The present invention aims to realize a semiconductor device that can use a common emitter mask for various application cages, shorten the development time of various application circuits, and achieve low cost and man-hours. That is.
〔本発明の概要〕
本発明に係る装置は、マルチコレクタで構成される複数
個のゲートをひとつのブロックとし、このブロック内で
ベースコンタクト取シ出し位置を規則的にずらせて配置
させたことを特徴としてい〔実施例による説明〕
第４図は本発明に係る装置の一例を示す要部平面パター
ンである。この図において、Ｇ、、 Ｇ２． Ｇ５・・
・Ｇ６はそれぞれＩ２Ｌゲートで、ここでは６個のゲー
トを配列し、１つのブロックを構成した場合を例示して
いる。各ゲート部分において、ＭＣはマルチコレクタで
、ここでは、ひとつのゲートはそれぞれ５個のマルチコ
レクタを有している。ｎｃｌ。[Summary of the present invention] The device according to the present invention has a plurality of gates composed of multi-collectors as one block, and the base contact extraction positions are arranged at regular shifts within this block. Features [Explanation based on Examples] FIG. 4 is a plane pattern of the main parts showing an example of the device according to the present invention. In this figure, G,, G2. G5...
- Each G6 is an I2L gate, and here an example is shown in which six gates are arranged to form one block. In each gate section, the MC is a multicollector, where each gate has five multicollectors. ncl.
ＢＣ２・・・ＢＣｂハ、ソｈぞれベースコンタクト取出
し部で、その位置は各ゲートごとに規則的にずれるよう
Ｋ（右下がりの階段状となるように）配置されている。BC2, . . . , BCb, C, and C are base contact extraction portions, and the positions thereof are arranged so as to be regularly shifted for each gate (in a step-like shape downward to the right).
１１．１２・・・ｔ６は、いずれもアルミ配線ノ（ター
ンを想定したラインであって、ｔｌは、ゲートＧ１のベ
ースコンタクトＢＣ１と 各ゲート０２〜Ｇ６の各コレ
クタＭＣ上にある。また、ｔ２ （ｔ３． ｔ４・・・
）は、ゲートＧ２（Ｇ５．Ｇ４・・・）のベースコンタ
クトＢＣ２（ＢＣ５、ＢＣ４・・・）と、Ｇ２（Ｇ３．
Ｇ４・・・）以外のゲートＧ１．Ｇ５．Ｇ４・・・の各
コレクタＭＣ上を走っている。11.12...t6 are all lines assuming aluminum wiring turns, and tl is on the base contact BC1 of gate G1 and each collector MC of each gate 02 to G6. (t3. t4...
) are the base contacts BC2 (BC5, BC4...) of the gate G2 (G5.G4...) and G2 (G3.
G4...) other than gate G1. G5. It runs on each collector MC of G4...
なお、ここでは５個のコレクタを有しているゲートを６
列配列し、ひとつのブロックを構成した場合であるが、
ゲートの数、各ゲートにおけるマルチコレクタの数は、
必要に応じて任意の数に選定される。Note that in this case, a gate with 5 collectors is called 6.
When arranged in columns and forming one block,
The number of gates, the number of multi-collectors in each gate is
Any number may be selected as necessary.
この様に構成した装置によれば、例えば１つのゲー）Ｇ
１について注目すれば、そのペースＢＥのベースコンタ
クト取出し部ＢＣ１は、横方向に並んでいる他のゲート
Ｇ２〜Ｇ６の各コレクタＭＣと、２インｔ１に示すよう
に直線的に配線接続７５Ｅ町有ヒとなる。According to the device configured in this way, for example, one game)
1, the base contact extraction part BC1 of the pace BE is linearly connected to each collector MC of the other gates G2 to G6 arranged in the horizontal direction by wiring 75E, as shown in t1. It becomes Hi.
このことは、他の各ゲー）Ｇ２〜Ｇ６０ベースコンタク
ト取出部ＢＣ２〜ＢＣ，Ｓについて同様である。This is the same for each of the other games G2 to G60 base contact extraction portions BC2 to BC and S.
従って、この装置によれば、ある特定ゲートのペースは
、他のすべてのゲートのマルチコレクタとの接続を容易
に行なうことができることを意味し、各種のアプリケー
ションに応じた自己線ノシターンを容易に設計し、５、
適応することができる。よって、エミッタ拡散パターン
用のマスク（エミッタマスク）をマスタースライスの共
通マスクに使用できる。Therefore, according to this device, the pace of one particular gate can be easily connected to the multi-collector of all other gates, making it easy to design self-wire nositters for various applications. 5,
Able to adapt. Therefore, a mask for an emitter diffusion pattern (emitter mask) can be used as a common mask for master slices.
第５図（イ）〜（ハ）は、５個のマルチコレクタを有し
たゲートを６個配列したブロックを含む装置におけるペ
ース・コンタクトＢＣの、他の配置例を示ｉＪだパター
ン図である１、（イ）〜０うはいずれもペースコンタク
ｌ−ＢＣのずらせる方向を右下向きとしたものであり、
（へ）〜に）は左下向きとした例である。 −第６図は
、５個のマルチコレクタを有するゲートを８個配列し、
ひとつのプロ、りとした平面ノくターンを示す。この例
では、各ゲー）Ｇｊ〜Ｇ６のペース・コンタクト取出し
部ＢＣ，〜ＢＣ６は、ラインＬ１〜Ｌ２Ｊ二に配置され
、首だゲートｃ、、ｃＢのペース・コンタクト取出部Ｂ
Ｃ，，Ｂｃ、３は、ラインｂ３Ｊ二に自装置されている
。ここで、斜線を施しだ部分り。は、アルミ配線パター
ンを示し′Ｃいる。Figures 5(A) to 5(C) are pattern diagrams showing other arrangement examples of pace contacts BC in a device including a block in which six gates each having five multi-collectors are arranged. , (A) to 0 are all with the direction in which the pace contact l-BC is shifted downward to the right,
(to) ~ ni) is an example where the direction is downward to the left. - Figure 6 shows an array of 8 gates with 5 multi-collectors,
He is a professional and shows a sharp flat turn. In this example, the pace contact extraction parts BC, ~BC6 of each gate Gj to G6 are arranged on lines L1 to L2J2, and the pace contact extraction parts B of the neck gates c, , cB
C,,Bc,3 is installed on line b3J2. Here, the diagonally lined area is shown. indicates an aluminum wiring pattern.
なお、この例では、５マルチ、コレビッタのゲートを８
個配列したことから、ゲートＧ７ 、 ＧＢのベースコ
ンタクトＢＣ，、Ｂｃ８は、ゲートＧ１．Ｇ２のベース
コンタクトＢＣ１，ＢＣ２と横一線上で重複することと
なるが、アプリケーション回路の設剖に才？いて、それ
を容易に行なえるという点では変りはない。In addition, in this example, the gate of 5 multi and core bitter is 8.
Since the base contacts BC, Bc8 of the gates G7 and GB are arranged in the same manner as the gates G1. It overlaps horizontally with the base contacts BC1 and BC2 of G2, but is it good for designing application circuits? There is no difference in that it is easy to do.
以」二説明したように、本発明に係る装置によれば、各
糧のアプリケ−７９７回路に応じて配線パターン設計を
容易に行なうことができるものであり、また、エミッタ
マスクをマスタースライスの共通マスクに使用できるこ
とから、低工数、低コスト化が可能となる。As explained above, according to the device according to the present invention, it is possible to easily design a wiring pattern according to each application circuit, and also, it is possible to easily design a wiring pattern according to the circuit of each application. Since it can be used for masks, it is possible to reduce the number of man-hours and costs.
第１図はアナログＬＳＩの製造工程を示す概略図、第２
図はＩ２Ｌロジック部のゲー”トのパターン図、第３図
は従来のＩ２Ｌを含むＬＳＩの配線パターンの一部平面
図、第４図は本発明に係る装置の一例を示す要部平面パ
ターン図、第５図は本発明装置の他の例を示す平面パタ
ーン図、第６図は本発明に係る装置の配線パターンを含
む平面パターン図である。
０１〜Ｇ６・・・ゲート、ＭＣ・・・マルチコレクタ、
ＢＣ，〜ＢＣ６・・・ベースコンタクト取出し部、ｔ１
〜ｔ６・・・配線パターン、Ｌｏ・・・アルミ配線パタ
ーン。
爪１図Figure 1 is a schematic diagram showing the manufacturing process of analog LSI, Figure 2 is a schematic diagram showing the manufacturing process of analog LSI.
The figure is a pattern diagram of the gate of the I2L logic section, Figure 3 is a partial plan view of the wiring pattern of a conventional LSI including I2L, and Figure 4 is a plane pattern diagram of the main part showing an example of the device according to the present invention. , FIG. 5 is a plan pattern diagram showing another example of the device of the present invention, and FIG. 6 is a plan pattern diagram including the wiring pattern of the device according to the present invention. 01 to G6...gate, MC... multi collector,
BC, ~BC6...Base contact extraction part, t1
~t6... Wiring pattern, Lo... Aluminum wiring pattern. Nail diagram 1
Claims (1)
トを複数個配列し、これをひとつのブロックとするよう
に構成された半導体装置において、 前記ブロック内で前記ベースのベースコンタクト取出し
位置を規則的にずらせて配置するようにしたことを特徴
とする半導体装置。(1) In a semiconductor device configured such that a plurality of 2L gates each having a multi-collector and a base are arranged as one block, base contact extraction positions of the bases are arranged regularly within the block. A semiconductor device characterized in that the semiconductor device is arranged in a staggered manner.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002388A JPS60145643A (en) | 1984-01-10 | 1984-01-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002388A JPS60145643A (en) | 1984-01-10 | 1984-01-10 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145643A true JPS60145643A (en) | 1985-08-01 |
Family
ID=11527843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002388A Pending JPS60145643A (en) | 1984-01-10 | 1984-01-10 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145643A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281444A (en) * | 1986-05-30 | 1987-12-07 | Hitachi Micro Comput Eng Ltd | Semiconductor integrated circuit device |
-
1984
- 1984-01-10 JP JP59002388A patent/JPS60145643A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281444A (en) * | 1986-05-30 | 1987-12-07 | Hitachi Micro Comput Eng Ltd | Semiconductor integrated circuit device |
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