JPS6014458A - 半導体装置用セラミツクパツケ−ジ - Google Patents

半導体装置用セラミツクパツケ−ジ

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JPS6014458A
JPS6014458A JP58122591A JP12259183A JPS6014458A JP S6014458 A JPS6014458 A JP S6014458A JP 58122591 A JP58122591 A JP 58122591A JP 12259183 A JP12259183 A JP 12259183A JP S6014458 A JPS6014458 A JP S6014458A
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Toshiro Kuroda
俊郎 黒田
Toshio Nonomura
野々村　俊夫
Kuniharu Noda
野田　邦治
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Narumi China Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ｉ敢ｊｊＩｌ化された内部型１１を持つ半４
１体袋霞用セラミックパッケージであって、高ｊ夏に集
渭化さ第１た回二′６素子を１高信頼度に搭＋ｉＡする
ことを可能にした半、゛フ体装甜用セラミックパッケー
ジに１カする。
近年、半導体素子（以下素子という）の飛ｙｋｌ的な集
積度同上に伴って、イ；改１珊な金ｊ４細れ（接１読部
（以下Ｐ４部電極という）とその延長のリードとよりな
る内部配線を有し、前記内部１把線に接続するスルーホ
ールとそのスルーホール端部に外部導出用金属ビンを値
設しｊコ半導体装置用パッケージが用いられ、ビン・グ
リッド・アレイ（Ｐ■ｓ　Ｇｒｉｄ　Ａｒｒａｙ　）と
称する掠十本〜仏百不の外部２！を出用金属ビンを植設
したものまで呂：見している。
従来の刀）＼る半導体装置を第１図ｉ、　ｉｉ４２１ｚ
１゜第３図に示す。第１図は、１４１分岐断乎面〆１で
あり。
第２１刀は力１図のＡ−Ａ腺によって切；祈した１シ「
面図であり、第３図は第２図の公・部拡大囚である。従
来か−る半導体装（ｄの１１．′、匠は第１図力）ら第
３図に見られるとおりセラミック生テープ上にスクリー
ン印刷技、去を用いてグングステン電・のペーストによ
り導体金属１ｎ５を形成し、続いてスルーホール４の導
通をとり、公知技術を用い積層を行って焼結一体化した
セラミック基体１をベースとし、該基体Ｊの外表面上の
導体金属ＩＪ　５にニッケルメッキ６を胞しｌこＶｉ−
銀基（＋’１の裏面における所定位置に外部導出用Ｋ　
Ｉｔ”’Ｓピン８をロー付法により植設し１次にこのロ
ー句部分及び金属部分にニッケルメッキを施した後金メ
ッキ法により金層７で覆っている。その１１祭に外部導
出用金属ピンもニッケル及び孟の破膜で覆わ４る。（図
示せず）、又セラミック製干マツプ１０は内部配線１１
の外９；ん都を４出させた状ｊ虎で低融点ガラス９によ
り封止されるのか進當である。
しかるに最近集積度が高くなるにつれて内部配線１１及
び外部導出用Ｘ１′２属ビン８の裁が増加し。
特に内部配線１１の一端部である内部電極３は微細化さ
れ、その巾は５０〜１５０μ、又ピッチは０１〜０．４
　ｒｒｍをめられスクリーン印刷技法の限度寸法を越え
ようとしている。そのうえ１敢細化された内ｇ（（電極
をスクリーン印刷により、形成した場合は、その断面が
半円形となり平担５１ｊが胃られない状態となり、ワイ
ヤボンディング作業を困踵にしている。一方安価な半３
ひｉ４敦置の要求によって貴金属等の使用を必要最小限
くこととめたい意向があり、そオ］らの詑欠点や要求を
解決すべく内部電極及び索子搭載部を共＋コアルミニウ
ム系金属の蒸着又はスパッタリングによって形成する方
法が提案さねた。し力）シ、この提案はアルミニウム系
金属表面が酸化する間匙点があり、特に素子搭載ｇｉｉ
における素子伝えに有効な低ＦＡ’Ｊｉ点合金ができに
くく５後盾強度の低Ｆを招き天川に供すること力録正い
１とし八う欠点をもっている。
本発明は、か＼る欠点を除去し、−シ：子接着に（１ｑ
する高い信頼性を付与し、又内部′電極の微細化を実現
して高信頼度のワイヤボンディング性を兼ね備えた半導
体装置を提供することを目的としている。
即ち、前記半導体素子搭載部の素子接着層を蒸着法又は
スパッタ法を用いた金又は銀の薄層に形成し、又前記内
部電極を−〈１６部とする内部配線を銅系金属の薄層に
形成するか又は前記銅薄層の内端に１１を金の態１層で
彼似形成し、セラミック製キャップを封止したことを９
．テ徴とする半導体装置用セラミックパッケージを提供
するものである。
以下に本発明の構成を芙施例に基７き図を用いて説明す
る。
実廁例１ 第４図は不発明の一実施例のうちキャビティを有する半
導体装｛δ用セラミックパッケージ１所面の要部拡大図
である。セラミック基体１３は個々のセラミック生シー
トにタングステン等高融点金属をスクリーン印刷したも
のを公知の積層法により積層し、スルーネール］４を形
成し、後焼結一体化したものである。
前記スルーホール１４の両端部にはニッケルメッキ層１
５．１６が施さねており、外部導出用金属ピン１７がニ
ッケルメッキ層１５を介してロー付法により植設さ第１
ている。か＼る１１４造のパッケージをｉ＋１意し、Ｉ
’９部電極電極１９名１６都として持つ内部配線２０を
蒸着（スパッタ法をも含む）によって銅系蚤属薄膜とし
て２〜７μ厚みに形成してスルーホール１４の一端に施
したニッケル層１６を覆うようにする。素子からの接続
用ｉｉａ線としてアルミニウム線を用いる場合は銅系金
属薄膜との接合に問題はないが、釜線を使用する場合は
その接合が充分でないため蒸創法又はメッキ法等により
少くとも同部電７説部には０．１〜３μの金の薄層を施
す必歎がある。次に素子搭載部の素子接着層１８（Ｊ蒸
着により銀のｉｊ、ｉｊ膜を形成する。その厚さは４〜
８μの４３６囲にあ第１ばよい。即ち４μ以ＦではＡｕ
−３ｉプリフオームの加熱による溶解時に銀の被着層を
溶融するためｊ≦子接着性を悪（シ、又８ＩＬ以上ある
場合は勿論接着件良好であるが必要以上の厚みを施すこ
とになりコスト品となる。なお必要ニ応じ銀の下地とし
てクロム・チタン等の層 １μ以下の４痕を蒸着する場合もある。
素子搭載後に取り付けらｔするセラミック牛ヤツブ２１
はその接着面に低融点ガラス２２を焼き付けたものであ
り、素子と素子から導出されたＷ　１７；錨’ｌｊｌ　
Ｈ’４’＝と前記内部電極１９を活部に有する内部配線
２０の大部分を保護するために封止するｔ’ｉ”ｊ成と
し前記内部配線の１都がソールガラスから露出する１合
にはし１生１谷で洗滌した後半田ディツプを行い露出ｇ
＋＋の金属を半田で覆い使用中に起る外部もの腐蝕作用
から金属部を守るようにした。
実施例２ 本実施ａｌｌは、第５図に示したごとく、キャビテイー
を有しない平担な半導体装置用セラミックパッケージ【
こ関するものであり、生セラミックンートにタングステ
ンペーストをスクリーン印刷法により施し１、公知の技
法により積層、焼結一体化してスルーポール２４を有す
るセラミック基体２３を得る。次にニッケルメッキによ
りこのスルーホールの両’Ａｉｕ　’ｄ”ニッケル層２
５．２６で玉う、外部導出用金属ビン２７がニッケル層
２５を介してロー付法により取り着けらオ］る。次の段
階で素子搭載Ｕ１（のメニ子接１ｉ、１ｊ２８は蒸着に
より金の薄１☆１を形成する。その厚みは１〜５ＬＬの
範囲であわばよ（，１具定理出は実施例１と開襟である
。
なお必要に応じクロムの１７Ｌ以下の蒸箔膜を下地とし
て使用する場合がある。次に内部′市（へ２９を含む内
部配線３０を実７恣例１と同活に銅系金属の蒸着によっ
て形成し、スルーホール部と接続させるためニッケル層
２６を覆うように施す。セラミックキャップ３１は封止
部３２を低１漣点ガラス又は＋Ｌ（；１百接右剤によっ
て素子と金属細線の保護及び内部配線の保１憔を行うた
めに内部配線が露出しないように封止する。
なお、前記実施例において、セラミック基体上に銅県会
ｕ：ｚの薄層を蒸着形成する場合。
必要に応じチタン又はクロム１μ以下をＦ地蒸着するこ
とができる。
以上説明したように本発明の１’（ｑ成による半導体製
置用セラミックパッケージは、半導体素子搭載部の接着
層を金又は≦艮の薄層とすることによって、接着強度が
得らオ］信頼ｉ生のｔδい素子搭載を可能とし、蒸着又
はスパッタ法により銅系金属の薄層或いは銅系金属薄層
上に部分的に金の薄層を設けることによって、従来のス
クリーン印［ｉ１Ｊ法では実施が困雌であった。金偏細
線接続＋５＋＝翁用な内部電極部の（欣細化を可Ｉ泥と
し。
内部配線を密に施すことができ、又内部？ｎ　’ｒｙ、
ｇｉ：の平担化により高度に年債さ２］た半導体素子力
）らの金属細線の接続を容易にすることができる。
外部、゛９出用金属ピンの韮メッキを除くことかできコ
スト低減に効果がある。
【図面の簡単な説明】
第１図は従来の半導体装置用セラミックパッケージの部
分１妓１折平面図、第２図は第１図のＡ−Ａ部で切断し
た断面図、第３図は第２図の要部拡大図、第４図、第５
図は本発明のｉｆの実施例によるパッケージ断面の要部
拡大図である。 １．１３．２３・・・でラミック基体、２・・・素子搭
載部、３，１９．２９・・・内部電極。 ４．１４．２４・・・スルーホール、６，１５゜１６．
２５．２６・・・ニッケルメッキ層、８゜１７．２７・
・・外部導出金属用ピン、　９．２２゜３２・・・封止
部、　１０，２１．３１・・・ソール用セラミックキャ
ップ−１１，２０，３０・・・内部配線、１８．２８・
・・素子接昭層 出　願　人　鳴海調陶株式会社 第１　図 第２図 第３図 第４図

Claims (1)

  1. 【特許請求の範囲】 半導体素子搭載部と、半導体素子の電極から金属細線に
    よって接続されるべき内部７１）と。 該内部正極を一端部とする内部配線と、該内部配線と電
    気１１′Ｊに接続するスルーホール部とを有し、該スル
    ーホール部の他端にはロー付により外部導出用金属ビン
    が・値設ざｊｌでなる半導体装置用セラミックパッケー
    ジに４５いて、＋：ｉｊ記半尋体素子搭載部の素子接着
    層を蒸着法又は・（スパッタ法を用いた金又は銀の薄ｊ
    ｊに形成し、又前記内部電極を一１’＋（ｊ　￥ｉｂと
    する内Ｌ？１５配線を銅系金ｊ萬のｌ専１百に形成する
    か又は前記鋸薄：Ｅ：Ｊの円論部を金の薄層で彼）夏形
    成し一セラミック製キャップを封止したことを特徴とす
    る半一、Ｉ体装置用セラミックパッケージ。
JP58122591A 1983-07-06 1983-07-06 半導体装置用セラミツクパツケ−ジ Pending JPS6014458A (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56126951A (en) * 1980-03-12 1981-10-05 Hitachi Ltd Semicondutor device
JPS56137659A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device and its manufacture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56126951A (en) * 1980-03-12 1981-10-05 Hitachi Ltd Semicondutor device
JPS56137659A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device and its manufacture

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