JPS60140926A - Logic circuit - Google Patents
Logic circuitInfo
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- JPS60140926A JPS60140926A JP58250115A JP25011583A JPS60140926A JP S60140926 A JPS60140926 A JP S60140926A JP 58250115 A JP58250115 A JP 58250115A JP 25011583 A JP25011583 A JP 25011583A JP S60140926 A JPS60140926 A JP S60140926A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
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- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】 本発明は論理回路に関する。[Detailed description of the invention] The present invention relates to logic circuits.
第１図はＲＴＬ （Ｒｅｓｉｓｔｏｒ Ｔｒａｎｓｉｓ
ｔｏｒＬｏｇｉｃ）と呼ばれている従来の論理回路であ
る。Figure 1 shows RTL (Resistor Transis)
This is a conventional logic circuit called torLogic.
第１図において、ベース全入力端子Ｔ１に接続した電流
増幅段トランジスタＱｌのエミッタは負電源端子Ｔｓに
接続され、コレクタは抵抗Ｒｓｅ弁して正電源端子Ｔ４
に接続される。そして駆動段トランジスタＱ＊、Ｑｓの
ベースは、それぞれカレントホッギング防止用の抵抗Ｒ
１〜Ｒｓａ”介してトランジスタＱ１のコレクタに接続
され、トランジスタＱｈ、Ｑｓのコレクタがそれぞれ出
力端子’Ｊ’２ｅＴ８に接続される。Ｔ６は共通端子で
ある。この論理回路は消費電力が大きいという第１の欠
点があった。In FIG. 1, the emitter of the current amplification stage transistor Ql connected to the base all input terminal T1 is connected to the negative power supply terminal Ts, and the collector is connected to the positive power supply terminal T4 by resistor Rse.
connected to. The bases of the drive stage transistors Q* and Qs are each connected to a resistor R for preventing current hogging.
The collectors of transistors Qh and Qs are connected to the output terminal 'J'2eT8, respectively.T6 is a common terminal.This logic circuit has a large power consumption. There was one drawback.
この第１の欠点を解決するために抵抗Ｒ１を定電流源に
置き換えても、負電圧源がＱａ、Ｑａのベース。Even if the resistor R1 is replaced with a constant current source to solve this first drawback, the negative voltage source is Qa, the base of Qa.
エミッタ耐圧（ＢＶＥＢＯ）を越えるとＱａ、Ｑ−のベ
ース。When the emitter breakdown voltage (BVEBO) is exceeded, the base of Qa and Q-.
エミッタ間がブレークダウンし、Ｑ、菫の負荷が重くな
るという第２の欠点もあった。又、このブレークダウン
に伴なってＱ雪、Ｑｍが劣化するという第３の欠点もあ
った。There was also a second drawback that breakdown occurred between the emitters, increasing the load on Q and Sumire. Additionally, there was a third drawback in that Q-snow and Qm deteriorated due to this breakdown.
本発明の目的は、上記の欠点を解決し、コレクタ出力電
流に応じ、最適のドライブ電流比で、ベース電流を駆動
する論理回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned drawbacks and provide a logic circuit that drives a base current at an optimal drive current ratio according to a collector output current.
本発明の論理回路は、コレクタに定電流源が接続された
第１のトランジスタのベースを入力端子とし、前記第１
のトランジスタのエミッタは定電圧源に接続され、前記
定電流源の接続点にカレントミラーの共通端子が接続さ
れ、前記カレントミラーの入力端子には第２のトランジ
スタのベースが接続され、前記カレントミラーのＮ個の
出力はそれぞれ、第３のトランジスタ群のベースにそれ
ぞれ接続され、前記第２のトランジスタのコレクタと前
記第３のトランジスタ群のコレクタで出力端子が構成さ
れていること’に％徴としたものである。The logic circuit of the present invention has a base of a first transistor whose collector is connected to a constant current source as an input terminal;
The emitter of the transistor is connected to a constant voltage source, the common terminal of a current mirror is connected to the connection point of the constant current source, the base of the second transistor is connected to the input terminal of the current mirror, and the current mirror The N outputs of are respectively connected to the bases of the third transistor group, and the output terminals are configured by the collectors of the second transistor group and the collectors of the third transistor group. This is what I did.
次に図面を用いて本発明の詳細な説明する。第２図は本
発明の一実施例を示す回路図である。第２図を参照する
と、この論理回路は、電流増幅段のＮＰＮ トランジス
タＱ１と、定電流源１０と、電流配分カレントミラー回
路ＣＭと、駆動段ＮＰＮトランジスタＱｚ、Ｑｓとから
構成され、トランジスタＱ１のエミッタは負電源端子Ｔ
ｓに接続され、コレクタは定電流源１０の出力端子に接
続され、又、この接続点はカレントミラー回路ＣＭの共
通端子に接続される。そしてトランジスタＱ１のベース
は入力端子Ｔｌに接続される。カレントミラーＣＭの入
力端子はトランジスタＱ、のベースに接続し、カレント
ミラーＣＭの出力はトランジスタＱ３のベースに接続す
る。ここで入力がハイレベルの時、トランジスタＱ１は
オンし、定電流源１ｏの定電流はトランジスタＱ１のコ
レクタに流れカレントミラー回路ＣＭには流れない。従
ってトランジスタＱｇｓＱ３のベースドライブ電流はゼ
ロでめるからトランジスタＱ２．Ｑ、はオンする。又、
入力がロウレベルの時、トランジスタＱ１はオフし、定
電流源１ｏの定電流■。はカレントミラー回路ＣＭの共
通端子に流れ込む。そして、カレントミ９−ＣＭの入力
対出力比’ｉｌ ：にとし、トランジスタＱ２のベース
ドライブ電流をＩ Ｂ（Ｑ２）とすると
トランジスタＱ３のベースドライブ電流をＩＢ（（ａｌ
）とすると
よって、トランジスタＱｌ、Ｑ−のコレクタ負荷に流れ
る電流に応じてＫの値を最適に定めることにより、効率
のよい駆動回路が実現できる。Next, the present invention will be explained in detail using the drawings. FIG. 2 is a circuit diagram showing one embodiment of the present invention. Referring to FIG. 2, this logic circuit is composed of an NPN transistor Q1 in the current amplification stage, a constant current source 10, a current distribution current mirror circuit CM, and NPN transistors Qz and Qs in the driving stage. Emitter is negative power supply terminal T
s, the collector is connected to the output terminal of the constant current source 10, and this connection point is connected to the common terminal of the current mirror circuit CM. The base of transistor Q1 is connected to input terminal Tl. The input terminal of current mirror CM is connected to the base of transistor Q, and the output of current mirror CM is connected to the base of transistor Q3. Here, when the input is at a high level, the transistor Q1 is turned on, and the constant current of the constant current source 1o flows to the collector of the transistor Q1 and does not flow to the current mirror circuit CM. Therefore, since the base drive current of transistor QgsQ3 can be set to zero, transistor Q2. Q turns on. or,
When the input is at low level, the transistor Q1 is turned off, and the constant current of the constant current source 1o. flows into the common terminal of the current mirror circuit CM. Then, if the input-to-output ratio of the current mirror 9-CM is 'il :, and the base drive current of transistor Q2 is I B (Q2), then the base drive current of transistor Q3 is I B ((al
), an efficient drive circuit can be realized by optimally determining the value of K depending on the current flowing through the collector loads of the transistors Ql and Q-.
第３図は第２図におけるカレントミラー回路の一例でる
る。第３図において、カレントミラー回路は２つのＰＮ
Ｐ ）ランリスタＱ４ 、Ｑ−のエミッタが共通接続さ
れ、これをカレントミラーの共通端子Ｔ７とし、又、ト
ランジスタＱ４．Ｑ１１の、ベーストトランジスタＱ４
のコレクタが共通接続され、これを入力端子Ｔ８とし、
トランジスタＱｉのコレクタを出力端子Ｔ９とするよう
に構成したものでおる。そしてトランジスタＱ４とＱｌ
ｌのエミツタ面積比ｅｌ ：に５−
とすることによ、１０ （１） 、 （２）式で示した
ような関係が得られる。FIG. 3 shows an example of the current mirror circuit shown in FIG. 2. In Figure 3, the current mirror circuit consists of two PN
P) The emitters of runlisters Q4 and Q- are commonly connected, and this is used as a common terminal T7 of the current mirror, and transistors Q4. Q11, base transistor Q4
The collectors of are commonly connected, and this is designated as input terminal T8,
The collector of the transistor Qi is configured to be the output terminal T9. and transistors Q4 and Ql
By setting the emitter area ratio el of l to 5-, the relationships shown in equations 10 (1) and (2) can be obtained.
ここで負電圧源がＮＰＮ）ランリスタのＢＶＥＢＯ以上
に設定してもカレントミラーのＰＮＰトランジスリス〇
〇−Ｂ耐圧が数１０Ｖ以上あるため、トランジスタＱ１
がオン状態でトランジスタＱｚ−Ｑｓがブレークダウン
しない。従ってトランジスタＱ１の負荷に影響を与えな
いという効果がめる。Here, even if the negative voltage source is set to be higher than the BVEBO of the run lister (NPN), the current mirror PNP transistor
In the on state, transistors Qz-Qs do not break down. Therefore, it can be seen that the load on the transistor Q1 is not affected.
第４図、第５図はそれぞれ第２図、第３図におけるトラ
ンジスタを逆導電型とした場合で、動作原理は同じため
、同一機能のものには同一数字にダラシ３−ヲ付けた符
号で示しその説明を省略する。Figures 4 and 5 show the case where the transistors in Figures 2 and 3 are of opposite conductivity type, respectively, and since the operating principle is the same, those with the same function are denoted by the same number followed by a darashi (3-). The description will be omitted.
又、上記実施例では２出力の例を示したが、上記カレン
トミラーの出力を多出力型とすることによシ、駆動出力
数を増やすことも可能である。Further, although the above embodiment shows an example of two outputs, it is also possible to increase the number of drive outputs by making the output of the current mirror a multi-output type.
以上説明した如く、本発明によれば、出力電流が異なる
多出力の駆動段に最適な駆動電流で駆動することができ
、又、カレントミラーの耐圧分で駆動段のエミッターベ
ース間のブレークダウンが６−
防止できる論理回路を提供することができる。As explained above, according to the present invention, a multi-output drive stage with different output currents can be driven with an optimal drive current, and breakdown between the emitter base of the drive stage can be prevented by the withstand voltage of the current mirror. 6- It is possible to provide a logic circuit that can prevent
第１図は従来の論理回路を示す回路図、第２図は本発明
の実施例を示す回路図、第３図は第２図におけるカレン
トミラーの一例を示す回路図、第４図は本発明の他の実
施例を示す回路図、第５図は第４図に寂けるカレントミ
ラーの一例金示す回路図である。
Ｑ１〜Ｑ１１・・・・・・トランジスタ、ＣＭ・・・・
・・カレントミラー回路、１０・・・・・・定電流源、
ＴＩ・・・・・・入力端子、Ｔ！＊Ｔｌ・・・・・・出
力端子、Ｔ４・・・・・・正電源端子、Ｔ５・・・・・
・負電源端子、Ｔ６・・・・・・共通端子％”？・・・
・・・カレントミラー共通端子、Ｔ８・・・・・・カレ
ントミラー入力端子、Ｔ・・・・・・・カレントミラー
出力端子。
７−
第１図
７ｇ
８ｚ図 第３３Fig. 1 is a circuit diagram showing a conventional logic circuit, Fig. 2 is a circuit diagram showing an embodiment of the present invention, Fig. 3 is a circuit diagram showing an example of the current mirror in Fig. 2, and Fig. 4 is a circuit diagram showing an example of the present invention. FIG. 5 is a circuit diagram showing another example of the current mirror shown in FIG. 4. Q1~Q11...Transistor, CM...
...Current mirror circuit, 10... Constant current source,
TI...Input terminal, T! *Tl...Output terminal, T4...Positive power supply terminal, T5...
・Negative power supply terminal, T6...Common terminal%"?...
...Current mirror common terminal, T8...Current mirror input terminal, T...Current mirror output terminal. 7- Figure 1 7g 8z Figure 33
Claims (1)
ジスタのベースを入力端子とし、前記第１のトランジス
タのエミッタは定電圧源に接続されｓ 前記Ｋ １のト
ランジスタのコレクタにカレントミラーの共通端子が接
続され、前記カレントミラーの入力端子には第′２のト
ランジスタのベースが接続され、前記カレントミ２−の
出力は、第３のトランジスタのベースに接続され、前記
第２のトランジスタのコレクタと前記第３のトランジス
タのコレクタから出力を得ることを特徴とする論理回路
。The base of a first transistor whose collector is connected to a resistor or a constant current source is an input terminal, and the emitter of the first transistor is connected to a constant voltage source. is connected to the input terminal of the current mirror, the base of the second transistor is connected to the input terminal of the current mirror, and the output of the current mirror 2- is connected to the base of the third transistor, and the collector of the second transistor and the base of the second transistor are connected to the input terminal of the current mirror. A logic circuit characterized in that an output is obtained from a collector of a third transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250115A JPS60140926A (en) | 1983-12-27 | 1983-12-27 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250115A JPS60140926A (en) | 1983-12-27 | 1983-12-27 | Logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140926A true JPS60140926A (en) | 1985-07-25 |
Family
ID=17203048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250115A Pending JPS60140926A (en) | 1983-12-27 | 1983-12-27 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140926A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231219A (en) * | 1985-08-02 | 1987-02-10 | Nec Corp | Logic circuit |
| US6352911B1 (en) | 1999-02-26 | 2002-03-05 | Nec Corporation | Thin-film transistor array and method for producing the same |
-
1983
- 1983-12-27 JP JP58250115A patent/JPS60140926A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231219A (en) * | 1985-08-02 | 1987-02-10 | Nec Corp | Logic circuit |
| US6352911B1 (en) | 1999-02-26 | 2002-03-05 | Nec Corporation | Thin-film transistor array and method for producing the same |
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