JPS63311818A - Ttl circuit - Google Patents
Ttl circuitInfo
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- JPS63311818A JPS63311818A JP62147541A JP14754187A JPS63311818A JP S63311818 A JPS63311818 A JP S63311818A JP 62147541 A JP62147541 A JP 62147541A JP 14754187 A JP14754187 A JP 14754187A JP S63311818 A JPS63311818 A JP S63311818A
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- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はエミッタ接地の出力トランジスタを急速に遮断
させ、動作の遅れ時間を短縮させるＴＴＬ回路に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a TTL circuit that rapidly shuts off a common emitter output transistor to shorten operation delay time.
従来の技術
エミッタ接地の出力トランジスタを急速に遮断させる従
来のＴＴＬ回路を第２図に示し、これを参照して説明す
る。BACKGROUND OF THE INVENTION A conventional TTL circuit for rapidly shutting down a common emitter output transistor is shown in FIG. 2 and will now be described.
この回路は、ＰＮＰトランジスタＱ１と抵抗Ｒ１とで構
成される入力回路と、トランジスタＱ２．Ｑ３．Ｑ４と
抵抗Ｒ２，Ｒ３で構成されるインバータ回路と、トラン
ジスタＱ５と抵抗Ｒ４とで構成される出力トランジスタ
駆動回路と、トランジスタＱ６からなる出力回路と、ト
ランジスタＱ７．Ｑ８と抵抗Ｒ５，Ｒ６で構成される出
力負荷回路およびトランジスタＱ９と抵抗Ｒ７゜Ｒ８で
構成される放電回路とから成り立っている。なお、１は
入力端子、２は出力端子、３は電源端子である。This circuit includes an input circuit composed of a PNP transistor Q1 and a resistor R1, and a transistor Q2. Q3. Q4, an inverter circuit consisting of resistors R2 and R3, an output transistor drive circuit consisting of transistor Q5 and resistor R4, an output circuit consisting of transistor Q6, and transistor Q7. It consists of an output load circuit composed of transistor Q8 and resistors R5 and R6, and a discharge circuit composed of transistor Q9 and resistors R7 and R8. Note that 1 is an input terminal, 2 is an output terminal, and 3 is a power supply terminal.
出力トランジスタＱ６を急速に遮断させる回路としての
放電回路はトランジスタＱ９のベースとコレクタからそ
れぞれ抵抗Ｒ７とＲ８を介してトランジスタＱ５のエミ
ッタに接続され、エミッタが接地された回路構成となっ
ている。A discharge circuit that rapidly shuts off the output transistor Q6 has a circuit configuration in which the base and collector of the transistor Q9 are connected to the emitter of the transistor Q5 via resistors R7 and R8, respectively, and the emitter is grounded.
入力端子１から入力される電圧が正論理で低（ロー）レ
ベルから高（ハイ）レベルに変化した時にトランジスタ
Ｑ２．、Ｑ３．Ｑ４が導通することによってトランジス
タＱ３のコレクタには正論理でローレベルの電圧が出力
される。それからトランジスタＱ５が遮断し始める。そ
してトランジスタＱ６のベース電荷が抵抗Ｒ７を通って
トランジスタＱ９のベースに流れ込むと、抵抗Ｒ８を通
じてベース電流のｈＦＥ倍のコレクタ電流が流れてベー
ス電荷を放電させて、トランジスタＱ６を急速に遮断さ
せる。When the voltage input from the input terminal 1 changes from a low level to a high level with positive logic, the transistor Q2. , Q3. When Q4 becomes conductive, a positive logic low level voltage is output to the collector of transistor Q3. Transistor Q5 then begins to shut off. When the base charge of transistor Q6 flows into the base of transistor Q9 through resistor R7, a collector current that is hFE times the base current flows through resistor R8, discharging the base charge and rapidly turning off transistor Q6.
発明が解決しようとする問題点
この従来の放電回路では放電の速度を上げるには抵抗Ｒ
８の値を小さくすれば良いが抵抗Ｒ８の値を小さくする
とトランジスタＱ６が導通状態のときトランジスタＱ６
のベース電流が減少しその結果トランジスタＱ６の電流
容量が小さくなる。Problems to be Solved by the Invention In this conventional discharge circuit, in order to increase the discharge speed, a resistor R is required.
If the value of resistor R8 is made small, the transistor Q6 becomes conductive when the transistor Q6 is in a conductive state.
The base current of transistor Q6 decreases, and as a result, the current capacity of transistor Q6 decreases.
また、抵抗Ｒ８の値を小さくシ、かつトランジスタＱ６
のベース電流を増やすには抵抗Ｒ３とＲ４の値を小さく
すれば良いが、そうすると電源電流が増加し消費電力が
増加する欠点がある。In addition, the value of resistor R8 is reduced and transistor Q6 is
In order to increase the base current, the values of resistors R3 and R4 can be reduced, but this has the disadvantage that the power supply current increases and power consumption increases.
さらにこの放電回路ではトランジスタＱ５が遮断し始め
てからトランジスタＱ６のベース電荷を放電させるので
放電のスピードが遅い。このためトランジスタＱ６が遮
断しきらないうちにトランジスタＱ７とＱ８が導通し始
め、その結果トランジスタＱ７．Ｑ８．Ｑ６の経路で貫
通電流が流れることがある。Further, in this discharge circuit, the base charge of the transistor Q6 is discharged after the transistor Q5 starts to be cut off, so that the discharge speed is slow. Therefore, transistors Q7 and Q8 begin to conduct before transistor Q6 is completely cut off, resulting in transistor Q7. Q8. A through current may flow in the path of Q6.
問題点を解決するための手段
本発明のＴＴＬ回路は、エミッタが第１の抵抗を介して
電源に、コレクタが接地点に、ベースが入力端子に接続
されたＰＮＰ トランジスタと、入力点が同ＰＮＰトラ
ンジスタのエミッタに接続されたインバータ回路と、ベ
ースが同インバータ回路の出力点に、コレクタが第２の
抵抗を介して前記電源に接続された第１のＮＰＮ トラ
ンジスタと、ベースが同第１のＮＰＮトランジスタのエ
ミッタに、エミッタが接地点に、コレクタが負荷回路を
介して前記電源に接続された第２のＮＰＮトランジスタ
と、エミッタが接地され、コレクタが前記第１のＮＰＮ
トランジスタのエミッタに直接または第３の抵抗を介し
て接続され、ベースが第３の抵抗を介して接地された第
３のＮＰＮトランジスタおよび前記ＰＮＰ トランジス
タのエミッタと前記第３のＮＰＮトランジスタのベース
間に接続された１個もしくは直列に接続された複数個の
レベルシフトダイオードを備えるとともに、前記第２の
ＮＰＮ トランジスタのコレクタより出力端子を取り出
したものである。Means for Solving the Problems The TTL circuit of the present invention includes a PNP transistor whose emitter is connected to a power supply through a first resistor, whose collector is connected to a ground point, and whose base is connected to an input terminal; an inverter circuit connected to the emitter of the transistor; a first NPN transistor whose base is connected to the output point of the inverter circuit; and a collector connected to the power supply via a second resistor; and a first NPN transistor whose base is connected to the power supply. a second NPN transistor whose emitter is connected to a ground point and whose collector is connected to the power supply via a load circuit;
a third NPN transistor connected directly to the emitter of the transistor or via a third resistor, and whose base is grounded via the third resistor; and between the emitter of the PNP transistor and the base of the third NPN transistor. The transistor includes one level shift diode connected or a plurality of level shift diodes connected in series, and has an output terminal taken out from the collector of the second NPN transistor.
作用
本発明のＴＴＬ回路によれば、エミッタ接地出力トラン
ジスタの電流容量を減らすことなく、また消費電力を増
やすことなく出力トランジスタを急速に遮断することが
できる。Effect: According to the TTL circuit of the present invention, the output transistor can be rapidly shut off without reducing the current capacity of the common emitter output transistor or increasing power consumption.
実施例
本発明のＴＴＬ回路の実施例を第１図に示した回路図を
参照して説明する。Embodiment An embodiment of the TTL circuit of the present invention will be described with reference to the circuit diagram shown in FIG.
この回路は、ＰＮＰトランジスタＱ１のエミッタが抵抗
Ｒ１を介して電源端子３に、ベースが入力端子１に、コ
レクタが接地点に接続され、ＮＰＮトランジスタＱ２の
コレクタが抵抗Ｒ２を介して電源端子３に、ベースがト
ランジスタＱ１のエミッタに接続され、ＮＰＮ トラン
ジスタＱ３のコレクタが抵抗Ｒ３を介して電源端子３に
、ベースがトランジスタＱ２のエミッタに接続され、Ｎ
ＰＮトランジスタＱ４のコレクタとベースが共通にトラ
ンジスタＱ３のエミッタに、エミッタが接地点に接続さ
れ、ＮＰＮ トランジスタＱ５のコレクタが抵抗Ｒ４を
介して電源端子３に、ベースがトランジスタＱ３のコレ
クタに接続され、ＮＰＮ トランジスタＱ７のコレクタ
が抵抗Ｒ５を介して電源端子３に、ベースがトランジス
タＱ５のコレクタに接続され、ＮＰＮ Ｉ−ランジスタ
Ｑ８のコレクタが抵抗Ｒ５に、ベースがトランジスタＱ
７のエミッタに接続され、ＮＰＮトランジスタＱ６のコ
レクタがトランジスタＱ８のエミッタと出力端子２およ
び抵抗Ｒ６を介してトランジスタＱ７のエミッタに、ベ
ースがトランジスタＱ５のエミッタに、エミッタが接地
点に接続され、ＮＰＮトランジスタＱ９のコレクタが抵
抗Ｒ８を介してトランジスタＱ５のエミッタに、ベース
が抵抗ＲＩＯを介して接地点に、エミッタが接地点に接
続され、レベルシフトダイオードＤ＋ とＤｚが直列に
接続されてダイオードＤＩ のカソードがトランジスタ
Ｑ９のベースに、ダイオードＤ２のアノードがトランジ
スタＱ１のエミッタに接続された構成である。In this circuit, the emitter of the PNP transistor Q1 is connected to the power supply terminal 3 through the resistor R1, the base is connected to the input terminal 1, and the collector is connected to the ground point, and the collector of the NPN transistor Q2 is connected to the power supply terminal 3 through the resistor R2. , the base is connected to the emitter of transistor Q1, the collector of NPN transistor Q3 is connected to power supply terminal 3 via resistor R3, the base is connected to the emitter of transistor Q2, NPN
The collector and base of the PN transistor Q4 are commonly connected to the emitter of the transistor Q3, the emitter is connected to the ground, the collector of the NPN transistor Q5 is connected to the power supply terminal 3 via the resistor R4, and the base is connected to the collector of the transistor Q3. The collector of the NPN transistor Q7 is connected to the power supply terminal 3 through the resistor R5, the base is connected to the collector of the transistor Q5, the collector of the NPN I-transistor Q8 is connected to the resistor R5, and the base is connected to the transistor Q5.
The collector of the NPN transistor Q6 is connected to the emitter of the transistor Q8 and the emitter of the transistor Q7 via the output terminal 2 and the resistor R6, the base is connected to the emitter of the transistor Q5, and the emitter is connected to the ground point. The collector of the transistor Q9 is connected to the emitter of the transistor Q5 via the resistor R8, the base is connected to the grounding point via the resistor RIO, the emitter is connected to the grounding point, and the level shift diodes D+ and Dz are connected in series to the diode DI. The configuration is such that the cathode is connected to the base of the transistor Q9, and the anode of the diode D2 is connected to the emitter of the transistor Q1.
第１図において本発明の特徴とするところは、トランジ
スタＱ９のベースが抵抗Ｒ１０を通して接地されるとと
もに２個のレベルシフトダイオードＤ１とＤｚを介して
トランジスタＱ１のエミッタに接続された放電回路を備
えたことである。The feature of the present invention in FIG. 1 is that the base of the transistor Q9 is grounded through a resistor R10, and is provided with a discharge circuit connected to the emitter of the transistor Q1 through two level shift diodes D1 and Dz. That's true.
入力端子１に正論理でローレベルの電圧が印加されてい
る時、トランジスタＱ６は導通しており出力端子２には
正論理でローレベルの電圧が出力されている。この時ト
ランジスタＱ１のエミッタは正論理でローレベルなので
トランジスタＱ９は遮断状態となる。したがって、抵抗
Ｒ８の値を小さくしてもトランジスタＱ６のベース電流
が減少することな（電流容量は小さくならない。よって
抵抗Ｒ８の値を小さくしてトランジスタＱ６のベース電
荷を急速に放電させることが可能となるので抵抗Ｒ３と
Ｒ４の抵抗値を小さくして電源電流を増加させる必要も
な（なる。When a positive logic, low level voltage is applied to the input terminal 1, the transistor Q6 is conductive, and a positive logic, low level voltage is output to the output terminal 2. At this time, the emitter of the transistor Q1 has a positive logic and is at a low level, so the transistor Q9 is cut off. Therefore, even if the value of resistor R8 is decreased, the base current of transistor Q6 will not decrease (the current capacity will not decrease. Therefore, it is possible to quickly discharge the base charge of transistor Q6 by decreasing the value of resistor R8. Therefore, there is no need to reduce the resistance values of resistors R3 and R4 to increase the power supply current.
また、入力端子１に正論理でハイレベルの電圧が印加さ
れてトランジスタＱ１が遮断してトランジスタＱ１のエ
ミッタの電位がトランジスタのペースエミッタ間電圧の
３倍まで上昇するとトランジスタＱ９は導通し始めるの
で従来例のようにトランジスタＱ５が遮断し始めてから
導通するよりも速くトランジスタＱ６のベース電荷を放
電させることか可能となる。これらのことよりトランジ
スタＱ６を急速に遮断させることが可能となる。Furthermore, when a high-level voltage with positive logic is applied to input terminal 1, transistor Q1 is cut off, and the potential of the emitter of transistor Q1 rises to three times the emitter voltage of the transistor, transistor Q9 starts to conduct. It becomes possible to discharge the base charge of the transistor Q6 faster than when the transistor Q5 starts to turn off and then becomes conductive as in the example. These things make it possible to rapidly shut off the transistor Q6.
発明の効果
本発明のＴＴＬ回路によれば、本発明の放電回路を付加
することにより出力の電流容量を減少させずにかつ低消
費電力のままで出力トランジスタを急速に遮断させるこ
とが可能となり、ＴＴＬ回路動作の速度をはやめること
ができる。Effects of the Invention According to the TTL circuit of the present invention, by adding the discharge circuit of the present invention, it is possible to rapidly shut off the output transistor without reducing the output current capacity and with low power consumption. The speed of TTL circuit operation can be increased.
第１図は本発明のＴＴＬ回路の実施例を示す回路図、第
２図は従来のＴＴＬ回路の１例を示す回路図である。
１・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・電源端子、Ｑｌ・・・・・・ＰＮＰトラン
ジスタ、Ｑ２．Ｑ３゜Ｑ４．Ｑ５．Ｑ６．Ｑ７．Ｑ８．
Ｑ９・・・・・・Ｎ−ＰＮトランジスタ、ＤＩ ＋
Ｄｚ ・・・・・・ダイオード、Ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５，Ｒ６，Ｒ８゜ＲＩＯ・・・・・・抵抗。
代理人の氏名 弁理士 中尾敏男 ほか１名／−−−人
力嫡子
２− 山カ立揃子
３−電源端子
Ｑｒ−Ｆ’Ｎ Ｐ トランジスタ
Ｑ２． Ｑ３． Ｑ４． ＱＳ、 Ｑ６．鼾Ｑａ、Ｑダ
−ＮＰＮ）ランシ゛スタＯｔ、 Ｄｚ・−タ゛イ方−ド
Ｒｆ、 Ｒｚ、Ｆ？ｚ Ｆ？＋、／’？ｓ、 Ｒ６，Ｒ
ｅ、Ｋｒｔｒ ゛−拡抗第１図FIG. 1 is a circuit diagram showing an embodiment of the TTL circuit of the present invention, and FIG. 2 is a circuit diagram showing an example of a conventional TTL circuit. 1...Input terminal, 2...Output terminal, 3
...Power supply terminal, Ql...PNP transistor, Q2. Q3゜Q4. Q5. Q6. Q7. Q8.
Q9...N-PN transistor, DI+
Dz...Diode, R1, R2, R3, R
4, R5, R6, R8゜RIO...Resistance. Name of agent: Patent attorney Toshio Nakao and 1 other person/--Jinriki's legitimate child 2--Yamakatachi Shiroko 3--Power terminal Qr-F'NP Transistor Q2. Q3. Q4. QS, Q6. Qa, Q-NPN) Ran resistor Ot, Dz-type Rf, Rz, F? z F? +, /'? s, R6, R
e, Krtr ゛- Expansion Fig. 1
Claims (1)
点に、ベースが入力端子に接続されたＰＮＰトランジス
タと、入力点が同ＰＮＰトランジスタのエミッタに接続
されたインバータ回路と、ベースが同インバータ回路の
出力点に、コレクタが第２の抵抗を介して前記電源に接
続された第１のＮＰＮトランジスタと、ベースが同第１
のＮＰＮトランジスタのエミッタに、エミッタが接地点
に、コレクタが負荷回路を介して前記電源に接続された
第２のＮＰＮトランジスタと、エミッタが接地され、コ
レクタが前記第１のＮＰＮトランジスタのエミッタに直
接または第３の抵抗を介して接続され、ベースが第４の
抵抗を介して接地された第３のＮＰＮトランジスタおよ
び前記ＰＮＰトランジスタのエミッタと前記第３のＮＰ
Ｎトランジスタのベース間に接続された１個もしくは直
列に接続された複数個のレベルシフトダイオードを備え
るとともに前記第２のＮＰＮトランジスタのコレクタよ
り出力端子を取り出したことを特徴とするＴＴＬ回路。A PNP transistor whose emitter is connected to a power supply via a first resistor, whose collector is connected to a ground point, and whose base is connected to an input terminal; an inverter circuit whose input point is connected to the emitter of the PNP transistor; and an inverter circuit whose base is connected to the inverter. At the output point of the circuit, a first NPN transistor having a collector connected to the power supply via a second resistor, and a first NPN transistor having a base connected to the power source through a second resistor are connected.
a second NPN transistor whose emitter is connected to a ground point and whose collector is connected to the power supply via a load circuit, and whose emitter is grounded and whose collector is directly connected to the emitter of the first NPN transistor. or a third NPN transistor connected via a third resistor and whose base is grounded via a fourth resistor, and an emitter of the PNP transistor and the third NP transistor;
A TTL circuit comprising one level shift diode or a plurality of level shift diodes connected in series connected between the bases of NPN transistors, and an output terminal taken out from the collector of the second NPN transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147541A JPS63311818A (en) | 1987-06-12 | 1987-06-12 | Ttl circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147541A JPS63311818A (en) | 1987-06-12 | 1987-06-12 | Ttl circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311818A true JPS63311818A (en) | 1988-12-20 |
Family
ID=15432652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147541A Pending JPS63311818A (en) | 1987-06-12 | 1987-06-12 | Ttl circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311818A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021097387A (en) * | 2019-12-19 | 2021-06-24 | 株式会社オートネットワーク技術研究所 | Driving device |
-
1987
- 1987-06-12 JP JP62147541A patent/JPS63311818A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021097387A (en) * | 2019-12-19 | 2021-06-24 | 株式会社オートネットワーク技術研究所 | Driving device |
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