JPS60136260A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPS60136260A JPS60136260A JP24897483A JP24897483A JPS60136260A JP S60136260 A JPS60136260 A JP S60136260A JP 24897483 A JP24897483 A JP 24897483A JP 24897483 A JP24897483 A JP 24897483A JP S60136260 A JPS60136260 A JP S60136260A
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 230000005669 field effect Effects 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 30
- 238000005530 etching Methods 0.000 abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 239000010453 quartz Substances 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 95
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000012528 membrane Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- DWSWCPPGLRSPIT-UHFFFAOYSA-N benzo[c][2,1]benzoxaphosphinin-6-ium 6-oxide Chemical compound C1=CC=C2[P+](=O)OC3=CC=CC=C3C2=C1 DWSWCPPGLRSPIT-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000007142 ring opening reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、チャネルが形成される活性層を多結晶シリコ
ン膜等の半導体膜により構成するようにし７を電界効果
型トランジスタの製造方法に関する。
ン膜等の半導体膜により構成するようにし７を電界効果
型トランジスタの製造方法に関する。
背景技術とその問題点
従来、活性層を多結晶シリコン膜ｔこより構成した電界
効果型トランジスタとして、第１図に示すようなＭ 、
０８ ｍの薄膜トランジスタ（以下ＭＯ８ＴＰＴと称す
る）が知られ、例えば次のような方法ｌこより製造され
ている。即ち、まず石英基板（１）上に多結晶シリコン
膜（２１を形成し、次１ｃ ８１０２膜及びＤＯＰＯ８
膜（不純物をドーフ”した多結晶シリ ′コン膜）を１
−次形成する。ｙｉここれらの８Ｉ０２ｇ及び１）ＯＰ
Ｏ８膜の所定部分を順次エツチング除去して、後述の活
ａ層の形状に対応しｆｃ所定形状の８ ｉ０２膜（３）
及びＤＯＰＯ８膜（４）を形成する。次に全面に８ｉ０
２膜（５）を形成しｆｃ後、この８ｉ０２膜（５）ノ所
定部分をエツチング除去して開口（５ａ） （５ｂ）を
形成し、これらの開口（５ａ） （５ｂ）を通じてψり
えはリン等のｎ凰不純物を拡散させてｎ＋層から成るソ
ース領域（６）及びドレイン領域（力をそれぞれ形成す
る。
効果型トランジスタとして、第１図に示すようなＭ 、
０８ ｍの薄膜トランジスタ（以下ＭＯ８ＴＰＴと称す
る）が知られ、例えば次のような方法ｌこより製造され
ている。即ち、まず石英基板（１）上に多結晶シリコン
膜（２１を形成し、次１ｃ ８１０２膜及びＤＯＰＯ８
膜（不純物をドーフ”した多結晶シリ ′コン膜）を１
−次形成する。ｙｉここれらの８Ｉ０２ｇ及び１）ＯＰ
Ｏ８膜の所定部分を順次エツチング除去して、後述の活
ａ層の形状に対応しｆｃ所定形状の８ ｉ０２膜（３）
及びＤＯＰＯ８膜（４）を形成する。次に全面に８ｉ０
２膜（５）を形成しｆｃ後、この８ｉ０２膜（５）ノ所
定部分をエツチング除去して開口（５ａ） （５ｂ）を
形成し、これらの開口（５ａ） （５ｂ）を通じてψり
えはリン等のｎ凰不純物を拡散させてｎ＋層から成るソ
ース領域（６）及びドレイン領域（力をそれぞれ形成す
る。
この後、開口（５ａ） （５ｂ）にＭから成る取り出し
電極ｔ８１ （９）をそれぞれ被着形成してＭＯＳ Ｔ
ＦＴを完成させる。
電極ｔ８１ （９）をそれぞれ被着形成してＭＯＳ Ｔ
ＦＴを完成させる。
なお上述のＭＯＳ ＴＰＴにおいては、ソース領域（６
）とドレイン領域（７）との間の多結晶シリコン膜（２
ａ）が活性層を、５ｉ０２膜（３）がゲート酸化膜を、
ＤＯＰＯ８膜（４）がゲート電極をそれぞれ構成してい
る。
）とドレイン領域（７）との間の多結晶シリコン膜（２
ａ）が活性層を、５ｉ０２膜（３）がゲート酸化膜を、
ＤＯＰＯ８膜（４）がゲート電極をそれぞれ構成してい
る。
上述の従来の製造方法は次のような欠点’Ｅ−Ｗしてい
る。即ち、活性層を構成する多結晶シリコン膜（２ａ）
の膜厚が小ざい（例えば１００＾）ＭＯ８ＴＦＴを製造
する場合にはソース領域（６）及びドレイン領域（７）
が形成さ扛る部分の多結晶シリコン膜ｔ２］の膜厚も小
さくなってしまうので、たとえソース領域］６）及びド
レイン領域（７）の不純物改変を十分高くしても、ソー
ス領域（６）及びドレイン領域（力の抵抗が大きくなっ
てしまう。
る。即ち、活性層を構成する多結晶シリコン膜（２ａ）
の膜厚が小ざい（例えば１００＾）ＭＯ８ＴＦＴを製造
する場合にはソース領域（６）及びドレイン領域（７）
が形成さ扛る部分の多結晶シリコン膜ｔ２］の膜厚も小
さくなってしまうので、たとえソース領域］６）及びド
レイン領域（７）の不純物改変を十分高くしても、ソー
ス領域（６）及びドレイン領域（力の抵抗が大きくなっ
てしまう。
またゲート酸化膜を構成するＳの２膜（３）をエツチン
グにより形成する際にサイドエツチングが生じるため、
チャイル長の変動並びにソース領域及びドレイン領域と
ゲート電極との間の絶縁耐圧の低下が生じてしまう。
グにより形成する際にサイドエツチングが生じるため、
チャイル長の変動並びにソース領域及びドレイン領域と
ゲート電極との間の絶縁耐圧の低下が生じてしまう。
発明の目的
本発明は、上述の開環にかんがみ、上述の欠点を是正し
たＭＯＳ ＴＦＴ等の電界効果型トランジスタの製造方
法を提供することを目的とする。
たＭＯＳ ＴＦＴ等の電界効果型トランジスタの製造方
法を提供することを目的とする。
発明の概要
本発明に係る電界効果型トランジスタの製造方法は、少
なくとも表面が絶縁物である基板上に半導体膜を形成す
る工程と、上記半導体膜上に耐酸化性絶縁膜を形成する
工程と、上記耐酸化性絶縁膜の一部を除去して上記半導
体膜の所定部分を露出させる工程と、上記半導体膜の上
記所定部分を熱酸化してこの所定部分にゲート酸化膜及
び上記半導体膜よりも膜厚の小さい活性層をそれぞれ形
成する工程と、上記ゲート酸化膜上にゲート電極を形成
する工程と、上記ゲート酸化膜に隣接する部分の上記半
導体膜に所定の不純物をドープしてソース領域及びドレ
イン領域をそれぞれ形成する工程とをそれぞれ具備して
いる。このようｔこすることによって、活ａ層の膜厚が
小さい電界効果型トランジスタを製造する場合において
もソース領域及びトンイン領域の抵抗を十分に低くする
ことができると共に、ゲート酸化膜のサイドエツチング
によるチャネル長の変動並びにソース領域及びドレイン
領域とゲート電極との間の絶縁耐圧の低下を防止するこ
とができる。
なくとも表面が絶縁物である基板上に半導体膜を形成す
る工程と、上記半導体膜上に耐酸化性絶縁膜を形成する
工程と、上記耐酸化性絶縁膜の一部を除去して上記半導
体膜の所定部分を露出させる工程と、上記半導体膜の上
記所定部分を熱酸化してこの所定部分にゲート酸化膜及
び上記半導体膜よりも膜厚の小さい活性層をそれぞれ形
成する工程と、上記ゲート酸化膜上にゲート電極を形成
する工程と、上記ゲート酸化膜に隣接する部分の上記半
導体膜に所定の不純物をドープしてソース領域及びドレ
イン領域をそれぞれ形成する工程とをそれぞれ具備して
いる。このようｔこすることによって、活ａ層の膜厚が
小さい電界効果型トランジスタを製造する場合において
もソース領域及びトンイン領域の抵抗を十分に低くする
ことができると共に、ゲート酸化膜のサイドエツチング
によるチャネル長の変動並びにソース領域及びドレイン
領域とゲート電極との間の絶縁耐圧の低下を防止するこ
とができる。
実施例
以下本発明に係る電界効果型トランジスタの製造方法を
ＭＯＳ ＴＦＴの製造に適用した一実施例につき図面を
参照しながら説明する。
ＭＯＳ ＴＦＴの製造に適用した一実施例につき図面を
参照しながら説明する。
まず第２Ａ図をこ示すように、石英基板（１）上にそれ
ぞれＯＶＤ法によって多結晶シリコン膜（２１，８ｉ０
２膜αυ及び８ｉ５Ｎ４膜（１２１を順欠被着形成する
。
ぞれＯＶＤ法によって多結晶シリコン膜（２１，８ｉ０
２膜αυ及び８ｉ５Ｎ４膜（１２１を順欠被着形成する
。
次にＳＩ３Ｎ４膜αりの全面にフォトレジスト（図示せ
ず）を塗布し、所定のパターンニングを行った後、パタ
ーンニングされたフォトレジストをマスクとして公知の
エツチングを行うことにより、第２Ｂ図に示すように、
８１５Ｎ４膜−ａり、 ８ｉ０２膜αυ及び多結晶シ
リコン膜（２）の所定部分を順次エツチング除去する。
ず）を塗布し、所定のパターンニングを行った後、パタ
ーンニングされたフォトレジストをマスクとして公知の
エツチングを行うことにより、第２Ｂ図に示すように、
８１５Ｎ４膜−ａり、 ８ｉ０２膜αυ及び多結晶シ
リコン膜（２）の所定部分を順次エツチング除去する。
次にフォトレジストを除去し７’Ｃ後、再び全面にフォ
トレジストを塗布し、所定のパターンニングを行う。こ
の後、パターンニングされたフォトレジストをマスクと
して再びエツチングを行うことによフ、第２Ｃ図に示す
ようｆこ、Ｓｉ３Ｎ４膜圓及びｓ ｉ０２膜（ｌυの所
定部分を順次エツチング除去して、所定部分の多結晶シ
リコン膜（２ｂ）を露出させる。
トレジストを塗布し、所定のパターンニングを行う。こ
の後、パターンニングされたフォトレジストをマスクと
して再びエツチングを行うことによフ、第２Ｃ図に示す
ようｆこ、Ｓｉ３Ｎ４膜圓及びｓ ｉ０２膜（ｌυの所
定部分を順次エツチング除去して、所定部分の多結晶シ
リコン膜（２ｂ）を露出させる。
次ｌこ第２Ｄ図に示すように、多結晶シリコン膜（２ｂ
）を熱酸化して、厚さ１０００ＡのＳ ｉ０２膜（３）
を形成すると共に、この５１０２膜（３）下に厚嘔約１
００人の多結晶シリコン膜（２Ｃ）を形成する。なおＳ
ｉ０２膜（３）及び多結晶シリコン膜（２Ｃ）は、そ
れぞれＭＯ８ＴＦＴのゲート酸化膜及び活性層を構成す
る。
）を熱酸化して、厚さ１０００ＡのＳ ｉ０２膜（３）
を形成すると共に、この５１０２膜（３）下に厚嘔約１
００人の多結晶シリコン膜（２Ｃ）を形成する。なおＳ
ｉ０２膜（３）及び多結晶シリコン膜（２Ｃ）は、そ
れぞれＭＯ８ＴＦＴのゲート酸化膜及び活性層を構成す
る。
次に第２Ｅ図に示すように、ＯＶＤ法により全面にＤＯ
ＰＯ８膜＋１３１を被着形成した後、第２Ｆ図に示すよ
うに、既述と同様のフォトレジストプロセスによＪＤＯ
ＰＯ８膜住階の所定部分をエツチング除去してＤＯＰＯ
８膜（１３ａ）を形成すると共に、５ｉ５Ｎ４膜＠及び
８１０２膜αυをエツチング除去する。なおり０ＰＯ８
膜（１＋ａ）はＭＯＳ ＴＦＴのゲート１極を構成する
。
ＰＯ８膜＋１３１を被着形成した後、第２Ｆ図に示すよ
うに、既述と同様のフォトレジストプロセスによＪＤＯ
ＰＯ８膜住階の所定部分をエツチング除去してＤＯＰＯ
８膜（１３ａ）を形成すると共に、５ｉ５Ｎ４膜＠及び
８１０２膜αυをエツチング除去する。なおり０ＰＯ８
膜（１＋ａ）はＭＯＳ ＴＦＴのゲート１極を構成する
。
次に第２Ｇ図に示すように、ＯＶＤ法により全面にＰ８
Ｇ膜Ｉを被着形成した後、ＰＳＧ膜Ｉを例えば１ｏｏｏ
Ｃ程度の高温に加熱してこのＰＳＧ膜（１４）中に含ま
れているリンを多結晶シリコン膜（２）中に拡散させる
ととによシ、ｎ＋層から成るソース領域１６ン及びドレ
イン領域（７）をそれぞれ形成する０次に第２Ｈ図に示
すように、ＰＳＧ膜（１４）の所定部分をエツチング除
去して開口（１４ａ） （１４ｂ）を形成し、次に全面
にＭを蒸着した後、所定部分をエツチング除去すること
ｌこより、ソース領域及びドレイン領域の取り出し電極
（８１（９）をそれぞれ形成してＭＯＳ ＴＦＴを完成
させる。
Ｇ膜Ｉを被着形成した後、ＰＳＧ膜Ｉを例えば１ｏｏｏ
Ｃ程度の高温に加熱してこのＰＳＧ膜（１４）中に含ま
れているリンを多結晶シリコン膜（２）中に拡散させる
ととによシ、ｎ＋層から成るソース領域１６ン及びドレ
イン領域（７）をそれぞれ形成する０次に第２Ｈ図に示
すように、ＰＳＧ膜（１４）の所定部分をエツチング除
去して開口（１４ａ） （１４ｂ）を形成し、次に全面
にＭを蒸着した後、所定部分をエツチング除去すること
ｌこより、ソース領域及びドレイン領域の取り出し電極
（８１（９）をそれぞれ形成してＭＯＳ ＴＦＴを完成
させる。
上述の実施例によれば、第２Ｄ図に示す工程において、
多結晶シリコン膜（２ｂ）を熱酸化して膜厚１０υ０＾
の５ｉ０２膜（３）及び膜厚１０Ｏ人の極めて薄い多結
晶シリコン膜（２Ｃ）を形成すると共に、第２Ｇ図に示
す工程において、５ｉ０２膜（３）をマスクとしてＰＥ
Ｇ膜圓から膜厚が大きい多結晶シリコン膜（２ｄ） （
２ｅ）中にリンを拡散させることによりソース領域（６
）及びドレイン領域（７）をそれぞれ形成している。こ
のため、活性層を極めて薄く構成することができると共
に、多結晶シリコン膜（２ｄ） （２ｅ）の膜厚が大き
いのでソース領域（６）及びドレイン領域（７）の抵抗
を小さくすることができる。具体的に抵抗値を示すと、
例えば活性層の膜厚が１ｏｏＡの場合、従来の製造方法
により製造された第１図に示すＭＯＳ ＴＦＴのソース
領域（６）及びドレイン領域（７）の抵抗は６にΩ／口
程度であるのに対して、上述の実施例により製造された
ＭＯＳ ＴＦ’Ｉ’のソース領域（６）及びドレイン領
域（７）の抵抗は多結晶シリコン膜（２ｄ） （２ｅ）
の膜厚が１０．０’Ｕλの場合６００Ω／ロ程度であっ
て、従来に比べて１桁程度小さい。また５ｉｎ２膜（３
）をマスクとしてリンを拡散させているので、従来と同
様にソース領＠（６）及びドレイン領域（力をゲーｔｔ
ａ極に対してセルフアンインで形成することができる。
多結晶シリコン膜（２ｂ）を熱酸化して膜厚１０υ０＾
の５ｉ０２膜（３）及び膜厚１０Ｏ人の極めて薄い多結
晶シリコン膜（２Ｃ）を形成すると共に、第２Ｇ図に示
す工程において、５ｉ０２膜（３）をマスクとしてＰＥ
Ｇ膜圓から膜厚が大きい多結晶シリコン膜（２ｄ） （
２ｅ）中にリンを拡散させることによりソース領域（６
）及びドレイン領域（７）をそれぞれ形成している。こ
のため、活性層を極めて薄く構成することができると共
に、多結晶シリコン膜（２ｄ） （２ｅ）の膜厚が大き
いのでソース領域（６）及びドレイン領域（７）の抵抗
を小さくすることができる。具体的に抵抗値を示すと、
例えば活性層の膜厚が１ｏｏＡの場合、従来の製造方法
により製造された第１図に示すＭＯＳ ＴＦＴのソース
領域（６）及びドレイン領域（７）の抵抗は６にΩ／口
程度であるのに対して、上述の実施例により製造された
ＭＯＳ ＴＦ’Ｉ’のソース領域（６）及びドレイン領
域（７）の抵抗は多結晶シリコン膜（２ｄ） （２ｅ）
の膜厚が１０．０’Ｕλの場合６００Ω／ロ程度であっ
て、従来に比べて１桁程度小さい。また５ｉｎ２膜（３
）をマスクとしてリンを拡散させているので、従来と同
様にソース領＠（６）及びドレイン領域（力をゲーｔｔ
ａ極に対してセルフアンインで形成することができる。
さらに上述の実施例によれば、 ５ｉ０２膜（３）で構
成されるゲート酸化膜が従来のようにサイドエツチング
ちれることがないため、チャネル長の変動を防止するこ
とができると共に、ソース領域＋６１及びドレイン領域
（７）とゲート電極との間の絶縁耐圧の低下を防止する
ことができる。
成されるゲート酸化膜が従来のようにサイドエツチング
ちれることがないため、チャネル長の変動を防止するこ
とができると共に、ソース領域＋６１及びドレイン領域
（７）とゲート電極との間の絶縁耐圧の低下を防止する
ことができる。
なお上述の実施例１こおいては、活性層を構成する多結
晶シリコン膜（２Ｃ）の膜厚を１００λに選定したが、
これに限定されるものでは勿論ない。即ち、多結晶シリ
コン膜（２Ｃ）の膜厚と実効移動度μｅｆｆの関係は第
６図に示すようになることが本発明者ｌこより見出され
ているので、この第６図から考えると、多結晶シリコン
膜（２Ｃ）は１００〜７５０Ａの範囲の膜厚であればよ
いが、１０Ｕ〜６０ＯＡの膜厚であるの・がより好まし
く、２００〜５００Ａの膜厚であるのがさらに好ましい
。ま友ンース領域１６）及びドレイン領域（７）が形成
されている多結晶シリコン膜（２ｄ） （２ｅ）の膜厚
は、活性層を構成する多結晶シリコン膜（２りの膜厚よ
りも大きい膜厚範囲で必要ｌこ応じて適当な膜厚を選定
すｎばよいが、一般的には７５υ〜２υＤＵＡの膜厚で
あるのが好ましい。
晶シリコン膜（２Ｃ）の膜厚を１００λに選定したが、
これに限定されるものでは勿論ない。即ち、多結晶シリ
コン膜（２Ｃ）の膜厚と実効移動度μｅｆｆの関係は第
６図に示すようになることが本発明者ｌこより見出され
ているので、この第６図から考えると、多結晶シリコン
膜（２Ｃ）は１００〜７５０Ａの範囲の膜厚であればよ
いが、１０Ｕ〜６０ＯＡの膜厚であるの・がより好まし
く、２００〜５００Ａの膜厚であるのがさらに好ましい
。ま友ンース領域１６）及びドレイン領域（７）が形成
されている多結晶シリコン膜（２ｄ） （２ｅ）の膜厚
は、活性層を構成する多結晶シリコン膜（２りの膜厚よ
りも大きい膜厚範囲で必要ｌこ応じて適当な膜厚を選定
すｎばよいが、一般的には７５υ〜２υＤＵＡの膜厚で
あるのが好ましい。
なお上述の実施例においては、第１図に示す工程におい
て５ｉ０２膜（１１）を形成したが、この８ｔ０２膜圓
は必要に応じて省略しても工い。またソース領域（６）
及びドレイン領域（力は、上述の実施例で用いた方法以
外の方法、例えば熱拡散法、イオン注入法等により形成
してもよい。
て５ｉ０２膜（１１）を形成したが、この８ｔ０２膜圓
は必要に応じて省略しても工い。またソース領域（６）
及びドレイン領域（力は、上述の実施例で用いた方法以
外の方法、例えば熱拡散法、イオン注入法等により形成
してもよい。
発明の効果
本発明に係る電界効果型トランジスタの製造方法によれ
ば、特に半導体膜の所定部分を熱酸化してこの所定部分
にゲート酸化膜及び上記半導体膜よりも膜厚の小さい活
性層をそれぞれ形成する工程と、上記ゲート酸化膜に隣
接する部分の上記半導体膜に所定の不純物をドープして
ソース領域及びドレイン領域をそ扛ぞれ形成する工程と
を具備しているので、活性層の膜厚が小さい電界効果型
トランジスタを製造する場合においてもソース領域及び
ドレイン領域の抵抗を十分に低くすることができると共
ｌこ、ゲート酸化膜のサイドエツチングによるチャネル
長の変動並びにソース領域及びドレイン領域とゲート電
極との間の絶縁耐圧の低下を防止することができる。
ば、特に半導体膜の所定部分を熱酸化してこの所定部分
にゲート酸化膜及び上記半導体膜よりも膜厚の小さい活
性層をそれぞれ形成する工程と、上記ゲート酸化膜に隣
接する部分の上記半導体膜に所定の不純物をドープして
ソース領域及びドレイン領域をそ扛ぞれ形成する工程と
を具備しているので、活性層の膜厚が小さい電界効果型
トランジスタを製造する場合においてもソース領域及び
ドレイン領域の抵抗を十分に低くすることができると共
ｌこ、ゲート酸化膜のサイドエツチングによるチャネル
長の変動並びにソース領域及びドレイン領域とゲート電
極との間の絶縁耐圧の低下を防止することができる。
第１図は従来の製造方法により製造されｆｃＭＯ８ＴＰ
Ｔの断面図、第２Ａ図〜第２Ｈ図は本発明に係る電界効
果型トランジスタの製造方法をＭＯＳ ＴＰＴの製造に
適用した一実施例を工程順に示す断面図、第６図は第２
図に示すＭＯＳ ＴＦＴにおいて活性層を構成する多結
晶シリコン膜の膜厚と実効移動度μ。ｆｆの関係を示す
グラフでおる。 なお図面に用い次符号において、 （１）・・・・・・・・・・・・石英基板＋２１・・・
・・・・・・・・・多結晶シリコン膜（半導体膜）（２
ａ）（２ｃ）・・・多結晶シリコン膜（活性層）（３）
・・・・・・・・・・・・５ｉ０２膜（ゲート酸化膜）
１４）（１３ａ）＝−Ｄ ＯＰ ０ Ｓ膜（ゲート電極
〕（６）・・・・・・・・・・・・ソース領域（７）・
・・・・・・・・・・・ドレイン領域＋８Ｘ９）・・・
・・・・・・取り出し電極αり ・・・・・・・・・・
・・ Ｓｉ、Ｎ４膜（耐酸化性絶縁膜）である。 代理人 上屋 勝
Ｔの断面図、第２Ａ図〜第２Ｈ図は本発明に係る電界効
果型トランジスタの製造方法をＭＯＳ ＴＰＴの製造に
適用した一実施例を工程順に示す断面図、第６図は第２
図に示すＭＯＳ ＴＦＴにおいて活性層を構成する多結
晶シリコン膜の膜厚と実効移動度μ。ｆｆの関係を示す
グラフでおる。 なお図面に用い次符号において、 （１）・・・・・・・・・・・・石英基板＋２１・・・
・・・・・・・・・多結晶シリコン膜（半導体膜）（２
ａ）（２ｃ）・・・多結晶シリコン膜（活性層）（３）
・・・・・・・・・・・・５ｉ０２膜（ゲート酸化膜）
１４）（１３ａ）＝−Ｄ ＯＰ ０ Ｓ膜（ゲート電極
〕（６）・・・・・・・・・・・・ソース領域（７）・
・・・・・・・・・・・ドレイン領域＋８Ｘ９）・・・
・・・・・・取り出し電極αり ・・・・・・・・・・
・・ Ｓｉ、Ｎ４膜（耐酸化性絶縁膜）である。 代理人 上屋 勝
Claims (1)
- 少なくとも表面が絶縁物である基板上に半導体膜を形成
する工程と、上記半導体膜上に耐酸化性絶縁膜を形成す
る工程と、上記耐酸化性絶縁膜の一部を除去して上記半
導体膜の所定部分を露出させる工程と、上記半導体膜の
上記所定部分を熱酸化してこの所定部分にゲート酸化膜
及び上記半導体膜よりも膜厚の小さい活性層をそれぞれ
形成する工程と、上記ゲート酸化膜上にゲート電極を形
成する工程と、上記ゲート酸化膜に隣接する部分の上記
半導体膜に所定の不純物をドープしてソース領域及びド
レイン領域をそれぞれ形成する工程とをそれぞれ具備す
ることを特徴とする電界効果凰トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24897483A JPS60136260A (ja) | 1983-12-24 | 1983-12-24 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24897483A JPS60136260A (ja) | 1983-12-24 | 1983-12-24 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136260A true JPS60136260A (ja) | 1985-07-19 |
Family
ID=17186152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24897483A Pending JPS60136260A (ja) | 1983-12-24 | 1983-12-24 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136260A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59205761A (ja) * | 1983-05-10 | 1984-11-21 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1983
- 1983-12-24 JP JP24897483A patent/JPS60136260A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59205761A (ja) * | 1983-05-10 | 1984-11-21 | Seiko Epson Corp | 半導体装置の製造方法 |
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