JPS60133496U - パソコンの描画回路 - Google Patents
パソコンの描画回路Info
- Publication number
- JPS60133496U JPS60133496U JP1934484U JP1934484U JPS60133496U JP S60133496 U JPS60133496 U JP S60133496U JP 1934484 U JP1934484 U JP 1934484U JP 1934484 U JP1934484 U JP 1934484U JP S60133496 U JPS60133496 U JP S60133496U
- Authority
- JP
- Japan
- Prior art keywords
- drawing circuit
- computer drawing
- cpu
- video memory
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は従来例の要部ブロックダイアグラム、第２図は
従来例の動作説明のためのフローチャート、第３図はグ
ラフィック画面とビデオメモリの対応を示す説明図、第
４図は本考案の一実施例の要部ブロックダイアグラム、
第５図は第４図に関連した説明図である。 １１・・・ＣＰＵ、１２・・・ビデオメモリ、１３・・
・ＣＲＴコントローラ、１４・・・８ビツトポートＸ１
．１５・・・８ビツトポートＹ１１６・・・３’ｒｏ
ＢデコーΩシ（°°１τ−勝〜；鳳て、￥−Ｆ： ’２
”１”・・・タイミング回路。 「フセー Ｌ （０，２５５）−−−−−−− （２５５，０） （２５５，２５５）
従来例の動作説明のためのフローチャート、第３図はグ
ラフィック画面とビデオメモリの対応を示す説明図、第
４図は本考案の一実施例の要部ブロックダイアグラム、
第５図は第４図に関連した説明図である。 １１・・・ＣＰＵ、１２・・・ビデオメモリ、１３・・
・ＣＲＴコントローラ、１４・・・８ビツトポートＸ１
．１５・・・８ビツトポートＹ１１６・・・３’ｒｏ
ＢデコーΩシ（°°１τ−勝〜；鳳て、￥−Ｆ： ’２
”１”・・・タイミング回路。 「フセー Ｌ （０，２５５）−−−−−−− （２５５，０） （２５５，２５５）
Claims (1)
- ＣＰＵと、ＣＰＵ′から出力される座標情報をアドレス
情報とデータ情報に分離する第１と第企゛のポートと、
第１のポートに接続され前記データ情報をビットパター
ンに変換するデコーダと、ビデオメモリとを備え、ビデ
オメモリの前記アドレス情報に対応する部分にデコーダ
から出力されたビットパターンを記憶させるようにした
ことを特徴とするパソコンの描画回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1934484U JPS60133496U (ja) | 1984-02-14 | 1984-02-14 | パソコンの描画回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1934484U JPS60133496U (ja) | 1984-02-14 | 1984-02-14 | パソコンの描画回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60133496U true JPS60133496U (ja) | 1985-09-05 |
Family
ID=30508834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1934484U Pending JPS60133496U (ja) | 1984-02-14 | 1984-02-14 | パソコンの描画回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60133496U (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559543A (en) * | 1978-10-26 | 1980-05-06 | Mitsubishi Electric Corp | Picture memory device |
| JPS5745688B2 (ja) * | 1975-02-10 | 1982-09-29 |
-
1984
- 1984-02-14 JP JP1934484U patent/JPS60133496U/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745688B2 (ja) * | 1975-02-10 | 1982-09-29 | ||
| JPS5559543A (en) * | 1978-10-26 | 1980-05-06 | Mitsubishi Electric Corp | Picture memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60133496U (ja) | パソコンの描画回路 | |
| JPS59113837U (ja) | 図形出力装置 | |
| JPS6065843U (ja) | メモリアドレス拡張回路 | |
| JPS6133088U (ja) | 文字表示制御装置 | |
| JPS60131060U (ja) | 画像処理装置 | |
| JPS5990995U (ja) | 表示装置 | |
| JPS58174733U (ja) | プロセス入出力制御方式 | |
| JPS60178867U (ja) | 回路接続図表 | |
| JPS5881654U (ja) | 演算処理装置 | |
| JPS59100306U (ja) | シ−ケンス制御演算装置 | |
| JPS6146590U (ja) | 像縮小装置 | |
| JPS59130290U (ja) | メモリ・ボ−ド | |
| JPS60107988U (ja) | パ−ソナルコンピユ−タ | |
| JPS6030050U (ja) | デ−タメモリアクセス方式 | |
| JPS60192041U (ja) | デ−タ転送制御装置 | |
| JPS6133147U (ja) | マイクロプログラム制御装置 | |
| JPS58109898U (ja) | Ｐ−ｒｏｍライタ | |
| JPS5881798U (ja) | Ｐｒｏｍライタ− | |
| JPS6034652U (ja) | 情報転送装置 | |
| JPS59155639U (ja) | メモリ選択装置 | |
| JPS5992940U (ja) | パリテイ・チエツク回路 | |
| JPS6048078A (ja) | ディスプレイ画像編集処理方式 | |
| JPS59169632U (ja) | デ−タ転送回路 | |
| JPS601035U (ja) | 遅延装置 | |
| JPS59160357U (ja) | マルチｃｐｕシステム |