JPS6013270A - 回路試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は回路試験装置に関し、特に任意に選択された何
本かの試験ピン上の信号値をカウンタ出力状に変化させ
ることができる回路試験装置に関する。

７″ 〔従来技術及びその問題点〕 前世代の回路試験装置においては、機能試験（ｆｕｎｃ
Ｈｏｎａｌ　ｔｅｓｔｉｎｇ）として知られている方法
によって回路試験が行なわれていた。これによれば、試
験信号は被試験回路の入力に与えられ、この回路の出力
は回路の出力のみにおいてモニタされる。

この様な機能試験は少なくとも２つの重大な制限を被っ
ている。それは第１には、被試験回路はそれぞれ独自な
構成になっているので、それぞれの回路に適する試験パ
ターンを決めるのが困難なことである。第２には、障害
の分離（ｉｓｏｌａｔｉｏｎ　）を行うためには回路を
逆にたどる（ｂａｃｋｔｒａｃｋ　）ことが必要で、自
動診断には役立たない。

上述の制限はある主の順序要素（ＲＡＭ、フリップ・フ
ロップ等。すなわち記憶要素と言っても良い）を含む回
路を試験する際、特に深刻になる。というのはこの様な
回路の出力は与えられた試験信号の函数であるだけでは
なく回路状態の函数でもあるからである。順序要素を含
む回路の状態を知るためには、順序要素がホーム・ステ
ート（ｈｏｍｅｓ　ｔａ　ｔｅ＞として知られている所
望の状態に入るまで順序要素の入力に入力を与えること
が一般に必要である。これらの信号を印加していく〜こ
とはホーミング（ｈｏｍｉｎｇ）として知られている。

機能試験に・おいては回路の入力に与えられる試験信号
とその結果個々の回路部品に与えられる信号との関係が
複雑であるため、被試験回路をホーム・ステートにする
ためにはどんな信号を回路の入力に与えなければならな
いかを決めることは極めて困難である。機能試験にはこ
の様な制限がある結果、多くの回路試験装置は回路内試
験（ｉｎ−ｃｉｒｃｕｉｔｔｅｓｔｉｎｇ　）として知
られる技術を用いている。この技術においては、個々の
部品の直接的試験を行うため、試験信号を各部品の入力
に直接与え、その結果の出力信号を各部品の出力で観測
することで試験している。

回路内試験により回路試験の徹底性は大きく向上したの
だが、残念ながらこれによりいくつかの問題がもたらさ
れた。回路節点の逆駆動（ｂａｃｋ　−ｄｒｉｖｉｎｇ
　）　（すなわち、回路節点電圧をそこに接続された前
段の回路部品の出力によってその回路節点に与えられた
電圧レー、ルと異なるレベルに強制的に変化させる試験
信号を与えること）を行う結果、回路部品を加熱させ、
試験時間があまり長くなると（数百ミリ秒程度）、その
回路部品を破壊してしまうことがある。完全な回路内試
験のために必要な試験信号の数は機能試験の場合に比べ
てかなり多い。回路の複雑さとスピードが増すにつれて
必要な試験信号の数はまた劇的に増大する。

多種の回路を試験するため回路試験装置内に記（，１さ
れなければならない情報の量は極めて多くなり、今や記
憶しておかねばならない試験情報量を圧縮することによ
り過熱のため起り得る破壊を最少化し、試験装置が必要
とするメモリを少なくしまた試験装置の処理能力すなわ
ちスルーブツトを増大させることが真に必要となった。

ゼーンテル・トラブルシュータ（Ｚｅｔ＋ｎｔｅｌＴｒ
ｏｕｂｌｅｓｈｏｏｔｅｒ）　８００回路試験装置にお
いては、入力試験ピンに試験信号を与えるためグレイ・
コード（Ｇｒａｙ　ｃｏｄｅ　）カウンタが用いられて
いる。

入力８Ｋ　験ピンは各々このカウンタの１つのビットに
接続される。このカウンタが被試験回路に与えられる刺
激（ｓｔｉｍｕｌｕｓ）すなわち試験信号の主要な発生
源である。各出力ピンから得られる出力信号（すなわち
被試験回路が発生した信号）は直列ザイクリソリ・リダ
ンダンシ・チェック（ＣＲＣ）圧縮技術により圧縮され
、ピン毎にシグナチュア（ｓｉｇｎａｔｕｒｅ　）とし
て知られている圧縮された出力データ情報が生成される
。直列ＣＲＣ圧縮器を１つしか有していない試験システ
ムにおいては、Ｎ個の出力を有する素子の試験のため刺
激を与えて応答を検出するということをＮ回繰り返さな
ければならない。この様にして得られた各シグナチュア
は既知の良品回路から得られたシグナチュアと比較され
て回路の不良動作のチェックを受ける。

この様なシステムの適合性は、ＲＯＭやＲＡＭの様にア
ルゴリズム的に試験できる回路用の試験信号セントを生
成する場合と比べ、所定の乱数的な（ｒａｎｄｏｍ）試
験信号セントを生成する場合の方がかなり悪い（なお、
この乱数的な試験信号上ソｌ−は、少なくとも典型的な
中規模集積回路の試験に必要なものを考えている）。ま
た、このシステムにおける入力試験信号が乱数的である
ため、被試験回路の各部品をボーム・ステーｌ−にする
には本システムはあまり適していない。

ジエンラド社（ＧｅｎＲａｄ、　Ｉｎｃ、）製モデル２
２７０回路試験装置の様な他の種類の回路試験装置にお
いては、被試験回路の各節点は、夫々ピンに接続される
。各ピンには試験信号が与えられるか、あるいはそこに
おける出力信号がモニタされる。各ピンはいろいろな試
験サイクルにおいて試験信号を与えるのに使われたり、
またこのピンでモニタされた信号と期待される信号との
比較が行なわれたりする。高速で回路を試験するため、
各ピンは夫夫関連するＲＡＭに接続される。各ＲＡＭに
は対応するピンについての刺激応答信”＋　（ｓｔｉｍ
ｕｌｕｓ／　ｒｅ−ｓｐｏｎｓｅ、以下Ｓ／Ｒと称する
）データが記憶されている。この構成により　Ｓ／Ｒデ
ータを短時間のうちに一気にピンに与えることができる
。不都合なことには、１本のピンに関連付けられている
ＲＡＨは普通はＩＫビ・７ト程度の容量しか有していな
いため、多くの回路試験においてはディスク・メモリ等
の大容量記憶装置からこれらのＳ／Ｒデータ用ＲＡＭに
大量のデータをダウンロードしなければならない。この
大量のデータのダウンロードにより完全な回路試験を行
うには、各ＲＡＭにおいて何度も再ロードを行なわねば
ならない。たとえば６４Ｋ　ＲＡＭの完全な試験を行う
には、Ｓ／Ｒ用データＲＡＭに２５０回程度の再ロード
をせねばならない。

この様な再ロードに必要とされる時間により、多くの試
験では試験時間が著しく長くなる。その結果、回路試験
装置の処理能力が低下し、また被試験回路を破壊する危
険性が大きくなる。

〔発明の目的〕

本発明は上述の従来装置の欠点を解消した新規な回路試
験装置を提供し、もって試験の高速化。

装置の簡単化、その他の好ましい性質を実現することを
目的とする。

〔発明の概要〕

回路試験装置の処理能力の向上及び被試験回路の破壊の
危険性の低減のためには、各回路の試験に要する時間を
短縮することが有効である。以下に開示される本発明の
実施例においては、１つの試験毎に必要とされる時間を
短縮しながらも他方では、アルゴリズム的試験信号と乱
数的試験信号の生成による回路試験のどちらも効率的に
行なえる試験信号生成の充分な柔軟性も兼ね備えている
。

この試験装置は一式の双方向性試験ピンを備えてピン合
否信号に試験信号を与えるために用いたり、あるいは被
試験回路上の信号出力をモニタするために用いることが
できるということである。各試験ピンには夫々別個の局
所試験データＲＡＭが関連付けられている。局所試験デ
ータＲＡＭは関連する試験ピンで使用されるＳ／Ｒデー
タを記憶する。

回路試験を行うためには必要なデータのダウンロード澄
を低減するため、局所試験データＲＡＭに記憶されるＳ
／Ｒデーデー圧縮されている。データのダウンロード里
をこの様に低減することにより、試験時間が短縮され、
その結果、被試験回路の発熱量も低減される。本発明に
より得られるデータ圧縮の結果、通常は試験中における
Ｓ／Ｒデータの再ロードは不要になる。しかしながら、
本発明はデータ圧縮を用いた後にはなお再ロードの必要
性が残る場合にも適用できる。

各試験ピン毎に発生される試験信号は次の２つのモーｌ
包すなわち直接データ・モード（ｒａｗｄａｔｅ　ｍｏ
ｄｅ　）と誘導データ・モード、を皺誠屋七田ヒ（ｄｅ
ｒｉｖａｔｅｖｅ　ｄａｔａ　ｍｏｄｅ）　、のいずれ
か一方で変化する。直接データ・モードでは、Ｓ／Ｒデ
ータはピン上の信号が高レベル（状態１）に駆動される
かそれとも低レベル（状態Ｏ）に駆動されるかを指示す
る。もちろん高低レベルと状態１，０の対応を上とは逆
にしても本発明は全く同様に機能する。誘導データ・モ
ードでは、Ｓ／Ｒデーデー指示するのは、試験ピン上の
データが現在の状態を保べきか（Ｋ）それとも現在の状
態から反転されるべきか（Ｔ）ということである。たと
えば現在の状態が低レベルであるとすれば、データには
現在の状態をそのまま保持させ、データＴは状態を反映
させて高レベルに駆動する。試験ピンは夫々直接データ
・モートと誘導データ・モードの両方で動作することが
できるピン駆動回路に接続されている。このピン駆動回
路はまたピン上の信号をモニタしてこれを当該ピンに現
れるはずの信号と即座に（すなわち、各データがモニタ
される都度に基づいて活性化または抑止される。ピン合
否信号を即座に生成することにより回路部品をホーム・
ステーＩ・にする処理が簡単になる。すなわち、ホーム
・ステートにおいて各試験ピンでモニタされる信号を応
答信号データとし、これをその部品からの出力信号と比
較すれば良い。これらのピン合否信号はまた１２１［ｉ
ｉｔずつグループ化されて並列ＣＲＣ圧縮器に送られ、
シグナチュアとして知られる圧縮されたデータが生成さ
れる。

ピン駆動回路は夫々そのピン駆動回路に関連する試験ピ
ンに関連付けられた局所試験データＲＡＭに接続される
。各局所試験データＲＡＭは４ビット幅であり、関連す
るピン駆動回路様のＳ／Ｒデータを記憶する。この４ビ
ット幅は当該局所試験データＲＡＭに関連付けられたピ
ン駆動回路によって並列に読出される。各局所試験デー
タＲＡＭは同しアドレス範囲を有する。全ての局所試験
データＲＡｎ中の同一アドレスを有するビットをまとめ
てデータ・ベクトルと呼ぶ。局所試験データＲＡＭは単
一のデータ・ベクトル・アドレスによって皆が同時にア
クセスされる。そしてこの様なアクセスの結果前られる
データ・ヘクｌ−ルに各ビン駆動回路が応答することに
より、試験ピン群上にベク［・ルと呼ばれる信号のパタ
ーンが生成される。以下で詳細に説明する実施例におい
て、２６４本の試験ピンが設けられているので、各デー
タ・ベクトルは１０５６ビソト幅である。

局所試験データＩ？ＡＭには所与の回路試験の間に使用
される各データ・ベクトルは唯１っしが含まれていない
。つまり、局所試験データＲＡＭ中には、１つの回路試
験で使用されるデータ・ベクトルの夫々について同じも
のは１つしか記憶されていない。この様に冗長なデータ
・ベクトルを消去することにより、局所試験データＲＡ
Ｍ中に記憶されるデータ量が圧縮される。これによって
所与の回路試験を行うために必要なダウンロード・デー
タ量が減少する。各データ・ペルトルは唯１つしか局所
試験データＲＡＭ内に記１．ａされていないため、局所
試験データｌｉＡＭ内のデータが順番にアクセスされる
従来装置とは異なり、本発明ではシーケンサが設けられ
、このシーケンサが局所試験データ記憶量に夫々の時刻
に使用されるデータ・ベクトルのアドレスを与えること
により、データ・ベクトル読出しの順序の制御を行う。

本実施例中でＳ／Ｒデータ記憶に用いられる２に語ＲＡ
Ｍの場合、わずか１１ビット幅のアドレスが必要とされ
るだけである。

従ってこれらのアドレスは局所試験データ記憶量に記憶
されるデータ・ヘタトル（１０５６ビツト）よりもずっ
と短い。その結果、回路試験にあたって、局所試験デー
タＲＡＭにデータ・ベク（・ル自体を実際に使用する順
序で冗長に記憶しておき、上から順にアクセスする装置
と比較して、順序情報を表わす一群のアドレスを記憶す
るのに必要とされるメモリはずっと少なくてすむ。

順序情報の記憶にあたっては、局所試験データＲＡＭ内
のアクセスされるべきデータ・ベクトルのアドレスをア
クセス順にシーケンサに記憶しておけば良い。しかしま
た、順序情報を圧縮する論理機能をシーケンサに持たせ
ても良い。本実施例中のシーケンサは入れ子になったル
ープやベクトル・パラメータを使用するサブルーチン、
及び他のプログラム技法も実行できる様になっている。

これにより、データ・ベクトル・アドレスを車なる順序
付きリストとして記憶するのではなく、順序情報を言わ
ば一種のプログラムとして記憶することができる。この
シーケンサは更にカウンタ／レジスタ・セント及びこれ
に関連する論理回路を有している。これによりこのカウ
ンタ／レジスタを使ってプログラム・ループやザブルー
チンの径路を指示する（ｋｅｅｐ　ｔｒａｃｋ　ｏｆ　
）ことができる。これに加えて、これらのカウンタ／レ
ジスタはプライオリティ・エンコーダに接続されている
。このプライオリティ・エンコーダは誘導データ・モー
ドにおいて局所試験データＲＡＭに与えられるある一連
のアドレスを作るのに用いられる。この一連のアドレス
が与えられることにより、試験ビンにカウンタの出力を
直結したのと等価な試験信号時系列が生成される。この
様にして試験ピン上にカウンタ出力的な信号を間接的に
生成する技術によって、試験ピンにいろいろなピント幅
の「間接カウンタ」を設定することができるという新た
な水準の柔軟性がもたらされる。

〔発明の実施例〕

以下、図面を用いて本発明の詳細な説明する。

第１図は本発明にかかる回路試験装置のブロック図であ
る。本回路試験装置は、データ圧縮を行うことにより、
必要とされるデータ記憶量の低減、より詳しく言えば所
与の回路試験を行うために局所試験データＲＡＭにダウ
ンロードする必要のあるデータ量の低減を図ったもので
ある。最大２６４個設けられる試験ピン１１は任意の時
間に最大２６４個設けられるコネクタに接触し信号を供
給するのに用いられる。コネクタは試験ピンを被試験回
路（以下ＤＯＴと称する）の選択された節点に接続する
。

各試験ピン１１毎に設けられた４：１マルチプレクサに
より、各ピンは任意の時点のＩＩＵＴの４個の節点の１
個に接続されることができる。従って、ＤＵＴの最大１
０５６個までの相異なる節点が最大２６４個の節点を含
むグループとしてまとめてアクセスされることが可能で
ある。本回路試験装置は回路内試験と同様、従来からの
機能試験用としても使用することができる。回路内試験
を行う場合は、節点はＤＩＴ上の全域にわたって分布す
る。そこで試験ピンからこれら節点への接続をとるには
たとえば剣山状の接続具（ｂｅｄ−ｏｆ−ｎａｉｌ　ｆ
ｉｘｔｕｒｅ　）が用いられる。

試験ピン１１の各々は双方向性である。すなわち各試験
ピン１１ばＤＵＴの選択された節点上でそこへ試験信号
を与えるためにも使えるしまたそこでの信号をモニタす
るために使うこともできる。各試験ピン１１はそれに関
連付けられたビン駆動回路１２に人々接続される。ビン
駆動回路１２は対応する試験ピン１１が接続された節点
上で信号を駆動するか否かを制御する。ばン駆動回路１
２はまた試験ピン１１上に現われる信号をモニタするこ
とにより、ＤＩＴの選択された節点上の信号がモニタで
きる様にする。ビン駆動回路１２のブロック図は第２図
に示されている。

第２図を参照すれば、試験ピン】１は夫々対応するビン
駆動回路１２内のトライステート・１′ライバ２１に接
続されている。トライステート・ドライバ２１はトライ
ステートＲＡＭ　２２力）らのドライバ・イネーブル信
号に対応して活性化されたり不能化されたりする。トラ
イステート・１ｚライバ２１の入力はＪ−にフリップフ
ロップ２３の０出力に接続されている。この０出力によ
って試験ピン１１に与えられる刺激信号または試験ピン
１１に現れるべき応答のいずれか一方である。Ｊ−にフ
リップフロップ２３により供給されるＳ／ＲはＪ−にフ
リップフロップのＪ入力に接続された第１データＲＡＭ
及びＪ−にフリップフロップ２３のに入力に接続された
第２データＲ＾Ｍ　２５の出力に応答して制御される。

トライステート・ドライバ２１の入力と出力はＸｐＲゲ
ート２６の入力に接続され、試験ビン１１上の信号の観
測及び期待される応答信号との比較が即座に行える様に
なってる。ＸＤＲゲート２６の出力はＡＮＤゲート２７
の一方の入力に接続され、にＯＲゲート２６の出力の情
報が試験において問題となっていないときにはこの情報
をマスクしてｃｐｕ　１５　（第１図）に与えられない
様にすることもできる。このマスク処理はマスクＲＡｔ
＋　２１３からＡＮＤゲート２７の他方の入力へマスク
信号を供給することにより行われる。またへＮＯゲート
２７はビン合否（ｐａｓｓ／　ｆａｉｌ）信号を生成し
てＯＲゲート２９の入力へ与える。ビン駆動回路１２の
各々は自己のピン合否信号をＯＲゲート２９の相異なる
入力に与えることにより合否信号Ｐ／ＦをＯＲゲート２
９の出力に生成しＣＰ’Ｕ１５へ送る。合否信号Ｐ／Ｆ
は被試験素子が試験ピン１１に与えられた試験パターン
について合格か不合格かを示す信号である。

各ビン駆動回路１２内のＡＮＤゲート２７の出力である
ピン合否信号はまた他の１１個のビン駆動回路１２から
のピン合否信号とともに２２個の並列型のＣＲＣ圧縮器
２１の１つに接続され、これらにより試験結果を特徴付
ける最大２２個までのシグナチュア（ｓｉｇｎａｔｕｒ
ｅ　）を生成する。

トライステートＲＡＭ　２２．第１データＲＡＭ　２４
．第２データｌ？ＡＭ　２５及びマスク用ＲＡＭ　２Ｂ
をまとめてここでは局所試験データＲＡＭ　１３と称す
る。局所試験データＲＡＭ　１３はビン駆動回路１２と
協働してＳ／Ｒデータが２つのモードのうちのどちらで
用いられるかを定める。この２つのモードとは直接デー
タ・モード及び誘導データ・モードである。直接データ
・モードにおいては、Ｊ−にフリップフロップにはデー
タＯまたはデータ１が供給される。データＯが与えられ
た場合ばＪ４フリップフロップ２３の出力は低レベルと
なり、またデータ１が与えられた場合には出力は高レベ
ルとなる。誘導データ・モードにおいては、保持信号（
以下、データにと称する）または反転信号（以下、デー
タＴと称する）がＪ−にフリップフロップ２３に与えら
れる。

データにが与えられた場合にはＪ−にフリソブフロツブ
２３の状態はそのままに保持され、またデータＴが与え
られた場合には逆の状態へと反転する。

第１データＲＡＭ　２４及び第２データＲＡＭ　２５か
らのデータにより、データ０．１．　Ｋ、　Ｔのいずれ
がピン駆動回路１２へ与えられるかが定まる。

ｔ・ライステートＲＡＭ　２２からのドライバ・イネー
ブル信号によりピン駆動回路１２が刺激モードで動作す
るかあるいは応答モードで動作するかが定まる。刺激モ
ードにおいてはピン駆動回路１２ば試験ピン１１へ信号
を与えることができる様に活性化される。また応答モー
ドにおいては、ピン駆動回路１２は不活性化され、試験
ピン１１に現れたピン試験回路上の信号がＪ−にフリソ
ブフロンプ２３の出力に現れる期待応答信号とＸＯＲゲ
ート２６によって比較されるだけである。刺激モードに
おいてもＸＯＲゲート２６による比較を行うことにより
、試験ピン１１上の実際の信号がＪ−にフリップフロッ
プ２３出力、すなわち試験ピン１１がとるべき信号と一
致しているかどうかの確認がなされる。応答モードにお
いて信号データの比較が即座になされることから、検出
された応答をわざわざＣＰ［Ｉ　１５へ読込んでそこで
期待される応答との比較を行う必要はなくなる。

その結果、試験の処理速度が向上する。

合否信号はまた実時間でＤＯＴの試験を制御するために
も使用できるのだから、ＣＰＵ　１５は合否信号に応答
する。たとえば、以下で詳しく議論される様に、試験シ
ーケンス情報を入れ子になったループや条件分岐を含む
試験プログラムの形態で記憶しておくことができる。こ
の様な試験プログラムは条件分岐点において合否信号を
使用することができる。これにより簡単なホーミング（
ｈｏｍｉｎｇ）手続の使用が可能となる。すなわちこの
ホーミング手続においては、期待される応答をホーミン
グされるべき回路部品のホーム状態を表すものにしてお
くとともに、当該回路部品の状態を次々に変化させてい
く。そして、この逐次変化の打ち切りの判定は、信号レ
ヘルの検知を行っているい（つかの回路節点の状態がこ
れら回路節点に期待される応答としてピン駆動回路内に
設定されたものと同じになったことを合否信号が示すこ
とをもって行う。ホーミングされるべき回路部品がどの
様な状態径路をたどるかということば、一般には個々の
回路部品や設計上の選択の函数である。しかしながら本
システムでは、上述の様な手続により、検出されたデー
タとホーム状態に対応する応答データとをＣＰＩＩ内で
突き合わせるという時間のかかる処理をする必要がなく
なる。従って、次の様な極めて簡単なホーミング手段を
使用することができる。すなわち、状態変化中にホーム
状態が検出されるまで素子をその可能な全状態にわたっ
て単に次々と変化させていくだけでよい。これにより、
非常に低速である回路試験装置ソフトウェア試験速度の
かわりに、高速であるハードウェア試験速度で回路部品
をホーミングすることが可能となる。

局所試験データＲＡＭ　１３からピン駆動回路１２へ渡
されるＳ／Ｒデータによって定まる全状態を表１に示す
。ここでの状態としては、刺激モードにおけるデータ０
．１．　Ｋ、　Ｔであるところの局所試験データ状態Ｓ
ｏ　、　Ｓｌ　、ＳＫ　、ＳＴ、応答モードにおけるデ
ータＯ，Ｌ　Ｋ、　Ｔであるところの局所試験データ状
態ＲＯ，Ｒ１，ＲＫ、　ＲＴ、更にいわゆるドント・ケ
ア（ｄｏｎ’　ｔ　ｃａｒｅ　）状態Ｘがある。ドント
・ケア状態Ｘにおいては、刺激のためのデータが試験ピ
ン１１に印加されることもなければ、また合否（ｐａｓ
ｓ／ｆａｎ）情報が生成されることもない。

表１ ＯＯＯＯ 表１中の局所試験データ状態のうちのどれが選択される
かは、データ・ベクトル・アドレス・ハス１４を通して
各局所試験データＲＡＭ　１３に与えられるデータ・ベ
クトル・アドレスに応答して定まる。

各局所試験データＲＡＭ　１３は皆同じアドレス範囲を
有するとともに、データ・ベクトル・アドレスバス１４
上の単一のデータ・ベクトル・アドレスにより借問時に
アクセスされる。全局所試験データＲＡＭ　１３の同一
のデータ・ベクトル・アドレスにある試験データを集め
てできる順序集合（０ｒｄｅｒｅｄｓｅｔ　）を以下で
はデータヘクｌ−ルと呼ぶ。所与のデータ・ベクトルに
対応して各試験ビン１１上に現れる信号状態をまとめた
ものを以下ではベクトルと呼ぶ。本実施例で用いられて
いる２６４個の局所試験データしＲＡＭ　１３に対して
は、ベクトルのビット幅は２６４ビツト、またデータ・
ベクトルのピント幅は１０５６ビン１−となる。

単純な動作モードにおいては、局所試験データＲＡＭ中
には使用される順にデータ・ベクトルを記憶しておき、
局所試験データＲＡＭ　１３内の各アドレスを順番にア
クセスしていくことによって試Ｍを行うことができる。

可能なベクトルの全種類の数（すなわち９ｚｂ’ｔ）は
任意の試験中に使用されるデータ・ベクトルの数よりも
比較にならない程多数であるにもかかわらず、通常の試
験においては、データ・ベクトルの多くのものが繰返し
使用され、相異なるデータ・ベクトルの数は高々数１０
０程度であることがわかる。冗長なデータ・ベクトルを
消去すれば記憶されるべき試験情報の量が大いに減少し
、その結果試験中に局所試験データＲＡＭ　１３ヘダウ
ンロードされるデータ量もまた大いに低減される。この
場合、各データ・ベクトルを局所試験デークＲ耐１１３
内から読出す順番はもはやそこに記憶されている順番か
らは決定することができないので、これらのデータ・ヘ
クｉ・ルを順序付けるためのある種の余分なものが必要
となる。すなわち、第１図に示す如く、局所試験データ
ＲＡＭ　１３内のユニークなデータ・ベクトルの夫々を
アクセスする順序を制御するためのシーケンサ１６が必
要となる。このデ〜りを記憶するための最も単純なやり
型は、シーケンサ・メモリ中にアクセスの順番にデータ
・ベクトル・アドレスを並べた順序付きリストを記憶す
ることである。この単純な技法でさえも、冗長なデータ
・ベクトルを消去しない場合に比較して、一般に必要な
メモリ量を低減させる。それと言うのも、通常のデータ
・ベクトル・アドレス長ばデータ・ベクトル長よりもか
なり短いからである。ｌライステートＲＡＭ　２２．第
１データＲＡＭ２４．　第２データＲＡＭ　２５の容量
が夫々２にであるとした場合、データ・バク１−ル・ア
ドレス語長はわずかに１１ビツトを要するのみである。

これはデータ・ベクトル語が１０５６ビツトであること
に比べてはるかに短い。

試験に使用されるユニークなベクトルの数がかくも少な
い理由の１つとしては、２６４本もの試験ピン１１を要
するのば小数派のＤＯＴ試験であって、通常の試験にお
いては、使用される試験ビンの本数ば２６４よりも２０
の方に近いからである。また冗長なデータ・ベクトルが
現れるは、ＤＯＴが全く不規則に構成されているわけで
ばないということもある。たとえば、ＲＡＭの試験にあ
たっては、しばしばそのメモリ・ロケアションの各々を
そのアドレスの数値と同じ順でアクセスしていく。これ
に加えて手慣れた試験設計者は通常、試験アルゴリズム
で表現できる規則的なやり方によって試験の設計にとり
かかる。従って、所与の試験におけるベクトルの順番は
通常試験プログラムにより極めて簡潔に表現できる。シ
ーケンサ１６中には広範なソフトウェア上の技法を含む
試験プログラムを実行するに充分な論理手段が入ってい
る。ここで使用できるソフトウェア上の技法としては例
えば入れ子になったループ、サブルーチン９条件分岐。

無条件分岐及びパラメータ化されたベクトル（ｐａｒａ
ｍｅｔｅｒｉｚｅｄ　ｒｅｃｔｏｒｓ）等がある。ここ
における論理手段は、以下で非常に詳細に説明する様に
、試験ピン１１において「間接カウンタ」を実現するこ
ともできる。

試験プログラムを実行できる様にするため、シーケンサ
１６中にはＣＰＵ　１５及びプログラムＲＡＭ　１７が
設けられ、これらはマルチプレクサ（以下、ＭｔｌＸと
称する〉によりデータ・ベクトル・アドレス・・ハス１
４に接続されている。プログラムｌ？ＡＭ　１７にスト
アされている試験プログラムはＣＰ［Ｉ　１５により実
行されてデータ・ベクトル・アドレスをデータ・ベクト
ル・アドレス・パス１４を介して各局所試験データＲＡ
Ｍ　１３へ供給する。シーケンサ１６中にはまた１６１
固のカウンタ／レジスタ１９が設けられており、入れ千
秋になったループを正しく追跡したり、データ・ベクト
ル・パラメータを受け渡したり、また試験ピン１１上に
試験信号やグレイ　（Ｇｒａｙ）　・コードの数値系列
の様なカウンタ状データ（すなわち「間接カウンタ」）
を使用者が生成したりするために使用される。好ましく
はこれらのカウンタ／レジスタ１９の各々のピント数は
少なくともデータ・ベクトル・アドレスのビット数と同
じであるべきである。こうすれば局所試験データＲＡＭ
　１３のアドレス範囲内の任意のアドレスを直接データ
・ベクトル・アドレス・パス１４へ渡すためにカウンタ
／レジスタ１９を用いることができ、これによりパラメ
ータ化されたベクトルを実現できる。カウンタ／レジス
タ１９はカウンタ／レジスタ・パス１１０によりＭＵＸ
　１８に接続され、データ・ベクトル・アドレス壱直接
にデータ・ベクＩ−ル・アドレス・パス１４に渡すこと
が可能になっている。カウンタ選択線１１１によってＣ
ＰＵ’　１５がカウンタ／レジスタ１９に接続されてい
る。これによってＣＰＵ　１５がこれらのカウンタ／レ
ジスタ１９の各々への、また各々からのアクセスを制御
できる。

間接カウンタを実現するため、すなわち選択した何本か
の試験ピン１１上にカウンタ／レジスタ１９を用いてカ
ウンタ状の試験データ（たとえば数の大小の順に並んだ
データとかグレイ・コードのデータ）を生成できる様に
するため、プライオリティ・エンコーダ１１２とエンコ
ーダＲＡＭ　１３がカウンタ／レジスタ１９とＭＵＸ　
１８の間に接続されている。

この様なデータを生成する際のカウンタ／レジスタ１９
．プライオリテイ・エンコーダ１１２及びエンコーダＲ
ＡＭ　１１３の役割は第３八図ないし第３Ｄ図を参照す
ることによって理解できる。これらの図は説明を節単に
するためカウンタ／レジスタ１９の下位４ビツトしか使
用しない場合について示している。

しかし、この例を見れば、より一般的な場合は容易に理
解できる。

第η図には４ビツト・カウンタがとることができる１６
通りの２進の状態の昇順リストが示されている。このカ
ウンタ状態のリストの右側には、２進の上昇カウンタを
実現するため、このリストの順にこのカウンタ（つまり
間接カウンタ）を増分するのに必要な誘導データ・モー
ドのベクトルを示している。たとえば、誘導データ・モ
ードのベクトルＫＫＫＴをカウンタ状Ｆ、Ｎｏｏｏｏの
間接カウンタへ与えることにより、カウンタ状態は００
０１へと増分される。なお、同図において、ベクトルが
繰返されていることを強調するため、同じベクトルは同
じ列に並ぶ様に配置しである。まず注目すべきことは、
１６通りのカウンタ状態をそれが示す数値の順に歩進さ
せて行くには、４種の誘導モードのベクトルしか必要と
されないということである。これら４種のベクトルを第
３Ｂ図に示す。−級化して言えば、Ｎビットの間接カウ
ンタではＮ種の誘導モードのベクトルしか必要とされな
い。

次に注目すべき点は、これらの誘導モードのベクトルの
パターンは単純であるということである。

つまり、いずれのベクトルにおいても少なくとも１つの
Ｔが存在し、かついったんＫが現れると、これより上位
にはＴは現れない。最後に注目すべき点として、カウン
タ状態のこの順次系列を生成するために用いられる誘導
モードのベクトルのパターンは反転されるべきカウンタ
状態と密接に関係しているということである。つまり、
カウンタ状態中の最下位の０がビットｎの位置にある場
合、このカウンタ状態を１つ歩進させるための誘導モー
ドのベクトルのＴビットの最上位のものの位置もビット
ｎである。

コンピュータ内で割込を順序付けるのに用いられるプラ
イオリティ・エンコーダは２進語中における最下位の０
の２進位置を指示することができることがわかる。この
理由から、選択された試験ピンの組上に間接カウンタを
実現するため、プライオリティ・エンコーダ１１２をカ
ウンタ／レジスタ１９及びエンコーダＲＡＭとともに用
いる。エンコーダＲＡＭ　１１３は１６０ケーシヨンず
つの１６個の隣接した領域に区切られている。各領域は
夫々相異なる１個のカウンタ／レジスタ１９に対応付け
られている。カウンタ選択線１１１により、どのカウン
タ／レジスタ１９及びエンコーダＲＡＭ　１１３中のど
の領域がアクセスされるかがアクセスの都度決定される
。プライオリティ・エンコーダ１１２はエンコータＲＡ
Ｍ　１１３のアクセスされるロケーションの下位４ビツ
トを定める。１６個のカウンタ／レジスタ１９を用いて
試験ピン１１上に１６個までの間接カウンタを実現でき
る。

第３Ｃ図には第０番ないし第６番の試験ピン１１上に一
対の４ビツト間接カウンタを実現するに好適な９個のベ
クトルが示されている。局所試験データＲＡＭ　１３の
アドレス１００はこれらの２つの間接カウンタのいずれ
かを状態０にリセフトするために用いられる。第０番な
いし第３番の試験ピン１１」二に４ビツトの上昇間接カ
ウンタを実現するには、局所試験データＩＩＡＭ　１３
のアドレス１０１ないし１０４をエンコーダＲＡＭ　１
１３中の夫々１６１１１ｉ１のロケーションを有する領
域の１つの中の連続し、たロケーション中に入れておく
とともに、４ビ、７トの上昇間接カウンタの１６通りの
状態のうちのどれが試験ピン１１に与えられているのか
を追跡するため、前記アドレス１０１ないし１０４が記
憶されている領域に対応付けられているカウンタ／レジ
スタ１９を使用する。説明のための仮定として、この目
的のためカウンタ／レジスタ１９の最初のものが用いら
れ、またアドレス１０１ないし１０４はエンコーダＲＡ
Ｍ　１１３のロケーションＯないし３の夫々に順に記１
．ａされているものとする。従ってこの場合にはカウン
タ選択線上のデータはｏｏｏｏとなる。

（１：ＰＵ　１５がカウンタ／レジスタ１９の最初のも
のを１６通りの４ピント状態内で増分するに従って、増
分を１回行う毎にこのカウンタ／レジスタ１９の内容は
カウンタ／レジスタ・ハス１２０を経由してプライオリ
ティ・エンコーダ１１２に渡される。カウンタ／レジス
タ１９の最初のものの値に応答して、プライオリティ・
エンコーダ１１２はこの値の中の最下位のＯのビット位
置を検出し、そのビット位置が最下位ビットからｎビッ
ト目にあれば、エンコタＲＡＭ　１１３のｎ番目のロケ
ーションをアクセスする。その結果、第３八図に示され
る様な誘導データ・モードが同図中に示した順に第０番
ないし第３番の試験ピン１１上に与えられる。下降間接
カウンタを第０番ないし第３番の試験ピン１１上に実現
することも第３八図を用いて同様にして可能である。

同様にして、カウンタ／レジスタ１９の第２のものを局
所試験データＲＡＭ　１３中のアドレス２００　、２０
９゜１１８．６（第３Ｃ図）と関連させて用いることに
より、第４番、第１番、第３番及び第５番の試験ピン１
１上に上昇間接カウンタを実現できる。ここで常軌のア
ドレス２００　、２０９．　１１１３．　６はこの順に
エンコーダＲＡＭ　１１３のロケーション１６ないし１
９に記憶しておく必要がある。この例によって示される
通り、任意の試験ピン１１を所与の間接カウンタの任意
に選択されたビットに対応付けることができる。同様に
、所与の間接カウンタ用に用いられる誘導データ・モー
ドのベクトルは順番に局所試験ＲＡＭ　１３に記憶され
る必要がないことも示され”ζいる。　上で論じた上昇
間接カウンタの例においては、カウンタ・レジスタ１９
の第１のものの下位４ビツトが第０番ないし第３番の試
験ピン１１上に再現されるが、下降間接カウンタの場合
はその様にはならない。すなわち第０番ないし第３番の
試験ピン１１上に実現される間接カウンタの値はカウン
タ／レジスタ１９の内容をそのまま反映する必要はない
のである。この柔軟性により、上昇カウンタや下降カウ
ンタとしてグレイ・コード間接カウンタを簡単に実現で
きる。その例を第３Ｄ図に示す。

第３Ｄ図の形式は第３八図と同じである。すなわち、る
。そしてその右側には各カウンタ状態を歩進させるため
の誘導データ・モードのベクｌ−ルが示されている。こ
のベクトルの配置も、第３Ａ図と同様、同じベクトルは
同じ列位置になる様にしている。

グレイ・コード間接カウンタを実現するため、エンコー
ダＲＡＭ　１１３内の１つの領域中の連続した口ケーシ
ョンに誘導データ・モードのベクトルＫＫＫＴ。

ＫＫＴＫ、　ＫＴＫＫ、　ＴＫＫＫが記憶される。他の
グレイ・コー１−°も同様にして実現できる。

第３０図中で値が特定されていない項目（すなわち短い
横棒で示された項目）については、間接カウンタの実現
に悪影響を与えることなく任意の値をとるこができる。

ある状況下では、試験装置の相次ぐクロック毎に与えら
れた間接カウンタを歩進させたくないこともあるかもし
れない。従って、プログラムＲＡＭ　１７中の試験プロ
グラムは間接カウンタを歩進させるため等の２９のアク
セス間毎に、与えられた間接カウンタの内容には影響を
与えないエンコーダＲＡＭ　１１３のベクトル・アドレ
スへのアクセスを挿入することもある。同様に、２０の
相なる間接カウンタ様の試験ビン１１の組の間に共通の
試験ピン１１がない限り、これら２つの間接カウンタを
歩進するステップを交互に行うこともできる。上述した
共通試験ピン１１がない場合はまた、両間接カウンクを
同時に歩進する誘導データ・モードのベクトルの組を用
いることにより、両カウンタを同期して歩進させること
もできる。

ここで注意しておきたいのは、もし間接カウンタを実現
するのに誘導データ・モードのかわりに直接データ・モ
ードのベクトルを用いたならば、Ｎビットの間接カウン
タには２“種類のユニークなベクトルを必要とすること
になる。従って、間接カウンタ用に誘導データ・モード
を選択することにより、局所試験データＲＡＭ　１２で
必要となるデータの量を大きく圧縮することができる。

直接データ・モードを使うかあるいは誘導データ・モー
ドを使うかの選択は、局所試験データＲＡＭ　１３に記
憶されているデータにより、各試験ピンｌｌ毎に、また
各ベクトル毎に決定される。従って、他のアルゴリズム
的な試験系列についても誘導データ・モート′と直接デ
ータ・モードのどちらがより少ない種類のベクトルしか
要しないかを關べることにより、同様なデータ量の圧縮
ができる。

〔発明の効果〕

以上説明した様に、本発明の回路試験装置を用いること
により、簡単な構成で任意の試験ピン上の信号値を２進
カウンタ、グレイ・コード・カウンタ、その他任意のカ
ウンタ出力と同し様に変化させることができる。

【図面の簡単な説明】

第１図は本発明にかかる回路試験装置のブロック図、第
２図は第１図中のデータ・アドレス・パスから試験ビン
の１本までの部分のブロック部。 第３八図ないし第３Ｄ図は本発明にかかる回路試験装置
の間接カウンタ動作を説明する図である。 １１：試Ｍピン、　１２ニピン駆動回路、１３：局所試
験データＲＡ１１． １４：データ・ベクトル・アドレス・バス、１５：　Ｃ
ＰＩＩ　Ｘｉ６：シーケンサ、１７：プログラムＲＡＭ
、１８：１ｌＵＸ、１９：カウンタ／レジスタ、　１１
１：カウンタ選択線、１１２ニブライオリテイ・エンコ
ーダ、Ｈ３：ｘ’ｙコーダＲＡＦＩ　。 ２１ニドライステート・ドライバ、 ２２ニドライステートＲＡｉｌ、 ２３：Ｊ−にフリップフロップ、 ２４：第１データＲＡＭ　、　２５：第２データＲＡＭ
、２６：ＸＯＲゲーデー１　２７：　ＡＮＤ　７ｙ’　
−）、２８：マスク用ＲＡＭ、２９：ＯＲゲート、２１
０　：　ＣＲＣ圧縮器、ｐ／ｌ’：合否信号。 出願人　＃Ａ河・ヒューレント・パンカード株式会社代
理人　弁理士　長　谷　川　次　男

Claims (1)

1. 【特許請求の範囲】 複数の試験ピンと、 前記試験ピン毎に現在の信号値を変化されるか否かを指
   示するベクトルに応答して前記試験ピンを駆動する駆動
   手段と、 前記駆動手段−・前記ベクトルを逐次与えることにより
   前記試験ピンの任意のｎ本上の信号値がカウンタ出力と
   同じ変化をする様にした手段とを設けた回路試験装置。