JPS6012819A - Ecl logical circuit - Google Patents
Ecl logical circuitInfo
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- JPS6012819A JPS6012819A JP58120533A JP12053383A JPS6012819A JP S6012819 A JPS6012819 A JP S6012819A JP 58120533 A JP58120533 A JP 58120533A JP 12053383 A JP12053383 A JP 12053383A JP S6012819 A JPS6012819 A JP S6012819A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the master-slave type
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＥＣＬ論理回路、’Ｂ＋’ ｒＭ ｐ 、スレ
ーブＦＦ（フリップ・フロップ）の回路構成に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a circuit configuration of an ECL logic circuit, 'B+' rM p , and a slave FF (flip-flop).
従来例の構成とその問題点
論理回路の中でも特に高速特性全必要とするものには、
従来よりＥＣＬ回路が多用されている。Conventional configurations and their problems Among logic circuits, especially those that require high-speed characteristics,
Conventionally, ECL circuits have been widely used.
しかしながら、ＥＣＬ回路は、高速特性の反面消費電力
が大きく、半導体集積化する場合には、大規模集積が困
難であった０
ところで、ＥＣＬ論理回路において、マスター・スレー
ブＦＦは論理動作の安定性及び高速性により、ランチ、
レジスター、カウンタ鳴−２分周回路等に応用される基
本回路であり、最も頻繁に用いられる回路の１つである
。However, although ECL circuits have high-speed characteristics, they consume large amounts of power, and when integrated into semiconductors, it is difficult to integrate them on a large scale.By the way, in ECL logic circuits, master/slave FFs are used to improve the stability of logic operation. Due to its high speed, lunch,
This is a basic circuit that is applied to registers, counter clock-2 frequency divider circuits, etc., and is one of the most frequently used circuits.
以下に従来のＥＣＬマスター・スレーブ゛ＦＦについて
、第１図及び第２図とともに説明する０第１図は、従来
の１！：ＣＬマスター・スレーブＦＦの回路図であり、
Ｔ１−”１２はト′ランジスタ、ｐ１〜Ｄ４はショット
キーダイオード、Ｒ５−Ｒ８は抵抗、１１゜’１１電光
源、Ｖａ、Ｖｂｆｆｉ定電圧源である。またフ゛ロック
１がマスク−Ｗｌｌｏ、ブロック２がスレーブ。The conventional ECL master/slave FF will be explained below with reference to FIGS. 1 and 2. FIG. 1 shows the conventional 1! :Circuit diagram of CL master slave FF,
T1-''12 are transistors, p1-D4 are Schottky diodes, R5-R8 are resistors, 11゜'11 electric light source, Va, Vbffi are constant voltage sources.Furthermore, block 1 is a mask-Wllo, and block 2 is a mask-Wllo. slave.
ＦＦである。It is FF.
ブロック１のマスターＦＦは、トランジスタＴ９゜Ｔｌ
ｏで構成されるＥＣＬゲートＧ５ の上に、Ｔ２．Ｔ３
で構成されるＥＣＬゲートＧ２及び、Ｔ１．Ｔ４で構成
されるＥＣＬゲートＧ１が縦積みされており、ＥＣＬゲ
ートＧ２は双安定回路を成し、データ保持ゲートとなる
。またＥＣＬゲートＧ１とＧ２の出力端子は互に接続さ
れ共通のゲート負荷Ｄ１．Ｄ２およびＲ５゜Ｒ６を持つ
構成となってお９、ＥＣＬゲートＧｉデータ取り込みゲ
ートとなる０
マスターＦＦの動作を説明する。ＥＣＬゲ〜トＧ６ は
クロック（以下ＣＬＯＣＫと記す）により電流源１１
の電流バスを切換えるｏＣＬＯＣＫがＨＩＧＨの時は、
トランジスタＴ９ がオンし、電流１１は、データ取り
込みゲートＧ１ ’（ｒ流れ、入力データＤが取り込ま
れゲート遅延時間τの後に出力Ｑ１ に表われる。次に
ＣＬＯＣＫがＬＯＷＫなると、トランジスタＴ１ｏがオ
ンしデータ保持ゲートＧ２に電流工、が流れ、ＣＬＯＣ
ＫがＨＩＧＨの時に取り込んだデータを保持する。この
時、データ取り込みゲートＧ１ には電流が流れない為
、入力データＤの状態が変化しても、出力Ｑ１ の状態
は変化しない０次にスレーブＦＦの構成は、マスターＦ
Ｆと同様であり、Ｇ３はデムタ取り込みゲート、Ｇ４は
データ保持ゲートである。ただＣＬＯＣＫが、ＥＣＬゲ
ートＧ６の逆相入力端子に入力される為スレーブＦＦは
、マスターＦＦと逆位相の動作をする事になる。すなわ
ち、ＣＬＯＣＫがＬＯＷの時に、マスターＦＦの出力デ
ータＱ１ を取り込み、ＣＬＯＣＫがＨＩＧＨの時、そ
れを保持する。The master FF of block 1 is a transistor T9゜Tl
On top of the ECL gate G5 consisting of T2. T3
ECL gate G2 and T1. ECL gates G1 made up of T4 are vertically stacked, and ECL gate G2 forms a bistable circuit and serves as a data retention gate. Further, the output terminals of ECL gates G1 and G2 are connected to each other and have a common gate load D1. The operation of the master FF, which has a configuration of D2, R5° and R6, and serves as an ECL gate Gi data acquisition gate will be described. The ECL gate G6 is connected to the current source 11 by a clock (hereinafter referred to as CLOCK).
When oCLOCK, which switches the current bus, is HIGH,
Transistor T9 turns on and current 11 flows through data capture gate G1' (r), input data D is captured and appears at output Q1 after gate delay time τ.Next, when CLOCK goes LOW, transistor T1o turns on and data Current flows through the holding gate G2, and CLOC
Data captured when K is HIGH is held. At this time, no current flows through the data capture gate G1, so even if the state of the input data D changes, the state of the output Q1 does not change.The configuration of the zero-order slave FF is that the master F
It is similar to F, G3 is a demta capture gate, and G4 is a data retention gate. However, since CLOCK is input to the anti-phase input terminal of the ECL gate G6, the slave FF operates in an anti-phase to the master FF. That is, when CLOCK is LOW, the output data Q1 of the master FF is taken in, and when CLOCK is HIGH, it is held.
以上、相補動作するマスターＦＦとスレーブＦＦを縦続
接続する事によりマスター・スレーブＦＦを構成する事
ができる。第２図は第１図に示したマスター・スレーブ
ＦＦの動作波形図であり、時ｉｌｌ ｔにおけるマスタ
ーＦＦの出力Ｑ１、及びスレーブＦ Ｆの出力Ｑの状態
はともにＬＯＷ であったものとして示している。As described above, a master-slave FF can be configured by cascade-connecting a master FF and a slave FF that operate complementary to each other. FIG. 2 is an operating waveform diagram of the master-slave FF shown in FIG. 1, and it is assumed that the output Q1 of the master FF and the output Q of the slave FF at time t are both LOW. There is.
以上、従来のＥＣＬマスターφスレーブＦＦの説明をし
てきたが、前述の様に、ＥＣＬ回路においては、低消費
電力化の問題があり、特に、マスター・スレーブＦＦの
様な使用頻度の高い回路に関しては、低消費電力化が強
く望まれている。The conventional ECL master φ slave FF has been explained above, but as mentioned above, there is a problem in reducing power consumption in ECL circuits, especially in frequently used circuits such as master-slave FF. There is a strong desire for low power consumption.
発明の目的
本発明は、この様な従来の問題に鑑み、高速性を失う事
なく、低消費電力化を可能にするＥＣＬ論理回路を提供
する事を目的とする。OBJECTS OF THE INVENTION In view of these conventional problems, it is an object of the present invention to provide an ECL logic circuit that enables low power consumption without losing high speed.
発明の構成
本発明は、ＥＣＬ回路形式のマスター・スレーブＦＦに
おいて、マスターＦＦのデータ取り込みゲートとスレー
ブＦＦのデータ保持ゲート、及びマスターＦＦのデータ
保持ゲートとスレーブＦＦのデータ取り込みゲートがそ
れぞれ同一の電流源に接続し、また、電流源と前記デー
タ取り込みゲート及びデータ保持ゲートはそれぞれ抵抗
を介して結線し、その抵抗比により電流源の電流を配分
する事によシ、ＥＣＬ回路の高速性を失う事なく、低消
費電力化を実現するものである０
実施例の説明
第３図は本発明の一実施例によるマスター・スレーブＦ
Ｆの回路図を示し、説明を容易にする為従来例と共通の
構成要素は第１図と同じにしであるｏブロー／ り１
ｆ’ｌ−マスターＦＦ、ブロック２はスレーブＦＦ、Ｄ
−Ｄはショットキーダイオード、 ４
Ｔ１〜Ｔ８．Ｔ１３１Ｔ１４はトランジスタ、Ｔ３は電
流源、Ｖａ、Ｖｂ ｌｄ基基準正圧Ｒ，−Ｒ８１ｄ、抵
抗、マタＧ１．Ｇ３はデータ取り込みゲート、Ｇ２．Ｇ
４はデータ保持ゲートである０
第３図に示すマスター・スレーブＦＦの構成は、１−ラ
ンジスタ゛ｒ１３．Ｔ１４で構成されるＥＣＬゲート告
により、電流源Ｉ３の電流）々スが切り換えられる。ま
た、マスターＦＦのデータ取り込みゲートＧ１ とスレ
ーブＦＦのデータ保持ゲートＧ４はそｎぞれ抵抗Ｒ１＋
Ｒ２に介して、トランジスタＴ１３のコレクタすなわち
電流源Ｉ３ の一方の電流ノクスに接続される。１だマ
スターＦＦのデータ保持ゲートＧ２ とスレーブＦＦの
データ取り込みゲートＧ３はそれぞれ抵抗Ｒ３，Ｒ詐弁
してトランジスタＴ のコレクＺ−ｊなわち電流源Ｉ３
の他方の電流４
バスに接続さｎるＯ
第３図のマスク・スレーブＦＦの動作を説明する。ＣＬ
ＯＣＫがＨＩＧＨの時、ＥＣＬゲートＧ７のトランジス
タＴ１３がオンし電流Ｉ３は抵抗Ｒ１，Ｒ２＠、ｆｊ、
シてマスターＦＦのデータ取り込みゲートＧ１及びスレ
ーブＦＦのデータ保持ゲートＧ４に分流される。又、Ｃ
ＬＯＣＫがＬＯＷの時には逆に、トランジスタＴ１４が
オンし、電流Ｉ３は、抵抗Ｒ３，Ｒ４を介して、マスタ
ーＦＦのデータ保持ゲートＧ２及びスレーブＦＦのデー
タ取９込みゲートＧ３に分流される。すなわち、マスタ
ーＦＦは、ＣＬＯＣＫが１（ＩＱＨの時入力データＤを
取り込み、ＣＬＯＣＫがＬＣｈｌ／の時、ＨＩＣｉＨの
時に取り込んだデータを保持する。スレーブＦＦは、同
様にマスターＦＦと逆位相の動作をする事になり、ＣＬ
ＯＣＫがＬＯＷの時にマスターＦＦの出力デークＱ１ヲ
取り込み、ＨＩＧＨの時に保持する。Structure of the Invention The present invention provides an ECL circuit type master/slave FF, in which the data acquisition gate of the master FF and the data retention gate of the slave FF, and the data retention gate of the master FF and the data acquisition gate of the slave FF, each have the same current. In addition, the current source, the data acquisition gate, and the data retention gate are connected through resistors, and the current of the current source is distributed according to the resistance ratio, thereby reducing the high speed of the ECL circuit. 0 Description of Embodiment FIG. 3 shows a master/slave F according to an embodiment of the present invention.
The circuit diagram of F is shown, and for ease of explanation, the common components with the conventional example are the same as in Figure 1.
f'l - Master FF, block 2 is slave FF, D
-D is a Schottky diode, 4 T1 to T8. T131T14 are transistors, T3 is a current source, Va, Vb ld base reference positive pressure R, -R81d, resistor, mater G1. G3 is a data acquisition gate; G2. G
4 is a data holding gate 0 The configuration of the master/slave FF shown in FIG. 3 consists of 1-transistor r13. The ECL gate signal constituted by T14 switches the current source I3 from current to current. In addition, the data capture gate G1 of the master FF and the data retention gate G4 of the slave FF are connected to a resistor R1+, respectively.
It is connected via R2 to the collector of the transistor T13, that is, to one current node of the current source I3. 1, the data holding gate G2 of the master FF and the data receiving gate G3 of the slave FF are connected to the collector Z-j of the transistor T, that is, the current source I3, by using resistors R3 and R, respectively.
The operation of the mask slave FF shown in FIG. 3 will be explained. C.L.
When OCK is HIGH, transistor T13 of ECL gate G7 is turned on, and current I3 flows through resistors R1, R2@, fj,
The signal is then divided into the data acquisition gate G1 of the master FF and the data retention gate G4 of the slave FF. Also, C
Conversely, when LOCK is LOW, the transistor T14 is turned on, and the current I3 is shunted to the data holding gate G2 of the master FF and the data taking gate G3 of the slave FF via the resistors R3 and R4. That is, the master FF takes in input data D when CLOCK is 1 (IQH), and holds the data taken in when CLOCK is LChl/ and HICiH. Similarly, the slave FF operates in the opposite phase to the master FF. CL
When OCK is LOW, the output data Q1 of the master FF is taken in, and when OCK is HIGH, it is held.
以上の説明から明らかな様に、第３図のマスター・スレ
ーブＦＦの動作波形図は、第１図に示した従来のマスタ
ー・スレーブＦＦの動作波形図、第２図と同一となる。As is clear from the above description, the operating waveform diagram of the master-slave FF shown in FIG. 3 is the same as the operating waveform diagram of the conventional master-slave FF shown in FIG. 1 and FIG. 2.
ここで、マスターＦＦ及びスレーブＦＦのデータ保持ゲ
ートＧ２．Ｇ４について考察すると、データ取り込みゲ
ートが動作する時は、入力データが取り込まれ、出力の
状態は、入力データに対応した状態に変化するが、デー
タ保持ゲートＧ２．Ｇ４が、動作する場合においては、
ＣＬＯＣＫの前段で取り込んだデータがそのまま保持さ
れる為、出力の状態は変化する事はない。すなわち、デ
ータ保持ゲートＧ２．Ｇ４のゲート電流を減らしても、
動作速度が低下する事はない。ところで、従来のマスタ
ー・スレーブＦＦにおいては、データ保持ゲートＧ２゜
Ｇ４はデータ取り込みゲートと同一電流を流しており、
不必要な電力を消費していた。従って、本発明におい（
は、マスターＦＦ１とスレーブＦＦ率の同位相で動作す
るデータ取り込みゲートとデータ保持ゲートのゲート電
流源をそれぞれ共通にして、抵抗比により前記ゲートの
ゲート電流比を決定できＺ様する事により、低消費電力
化を実現した。すなわち、ＥＣＬゲートＧ１．Ｇ４（ま
たはち。Here, the data holding gate G2. of the master FF and slave FF. Considering G4, when the data capture gate operates, input data is captured and the state of the output changes to a state corresponding to the input data, but the data retention gate G2. When G4 operates,
Since the data fetched before CLOCK is held as is, the output state does not change. That is, data holding gate G2. Even if you reduce the gate current of G4,
There is no reduction in operating speed. By the way, in the conventional master-slave FF, the data holding gate G2゜G4 flows the same current as the data receiving gate.
It was consuming unnecessary power. Therefore, in the present invention (
The data acquisition gate and the data retention gate, which operate in the same phase as the master FF1 and the slave FF ratio, have common gate current sources, and the gate current ratio of the gate can be determined by the resistance ratio. Achieved low power consumption. That is, ECL gate G1. G4 (also.
Ｇ３ンが動作状態にあるとき、各ゲートのエミッタ電圧
はほぼ同一である為、データ取り込みゲートＧ１（また
はＧ３）とデータ保持ゲートＧ４（またはＧ２）との電
流些を抵抗比、Ｒ２：Ｒ１（またはＲ３：Ｒ４ｇ決定で
き、Ｒ２）Ｒ１（またはＲ３）Ｒ４）とすれば、データ
保持ゲートＧ２（またはＧ４）のゲート電流を十分小さ
くする事ができる。When G3 is in operation, the emitter voltage of each gate is almost the same, so the current between data capture gate G1 (or G3) and data retention gate G4 (or G2) is determined by the resistance ratio, R2:R1 ( Alternatively, R3:R4g can be determined, and by setting R2)R1 (or R3)R4), the gate current of the data holding gate G2 (or G4) can be made sufficiently small.
すなわち、第３図のマスター・スレーブＦＦにおいて、
第１図の従来例と同一速度特性を得る為に、データ取り
込みゲートの電流を同一にしだ場合において、回路の消
費電力を約−に低減する事ができる。That is, in the master-slave FF of FIG.
In order to obtain the same speed characteristics as in the conventional example shown in FIG. 1, the power consumption of the circuit can be reduced to about - if the current of the data acquisition gate is kept the same.
発明の詳細
な説明した様に、本発明によれば、データ保持ゲートの
ゲート電流を低減させる事により、回路の速度特性を劣
化させる事なく、低消費電力化全実現する事ができる。As described in detail, according to the present invention, by reducing the gate current of the data holding gate, it is possible to completely reduce power consumption without deteriorating the speed characteristics of the circuit.
また、本発明のＥＣＬ論理回路を半導体集積化する場合
には、使用頻度の高い回路である為、半導体集積回路全
体の消費電力を大幅に低減させ得る事により、その集積
度を向上させる事ができる０Furthermore, when the ECL logic circuit of the present invention is integrated into a semiconductor, since it is a frequently used circuit, the power consumption of the entire semiconductor integrated circuit can be significantly reduced, and the degree of integration can be improved. Can do 0
第１図は、従来のＥＣＬマスター・スレーブ゛ＦＦの回
路図、第２図は、マスク−・スレーブＦＦの動作波形図
、第３図は本発明の一実施例によるマスター・スレーブ
ＦＦの回路図である。
１・・・・・・マスターＦＦ、２・・・・・・スレーブ
ＦＦ、Ｇ１゜Ｇ３・・・・・・データ取り込みゲート、
Ｇ２．Ｇ４・・・・・・データ ゛保持ゲート、Ｒ１−
Ｒ４・・・・・・抵抗。FIG. 1 is a circuit diagram of a conventional ECL master-slave FF, FIG. 2 is an operating waveform diagram of a mask-slave FF, and FIG. 3 is a circuit diagram of a master-slave FF according to an embodiment of the present invention. It is. 1...Master FF, 2...Slave FF, G1゜G3...Data acquisition gate,
G2. G4...Data ゛Holding gate, R1-
R4...Resistance.
Claims (1)
ートで構成されるマスター及びスレーブＦＦ（フリップ
−フロップ）を相補的に用いるものであって、前記マス
ターＦＦのデータ取り込みゲートと前記スレーブＦＦの
データ保持ゲートはそれぞれ第１．第２の抵抗を介して
第１の電流源に接続され、及び前記マスターＦＦのデー
タ保持ゲートと前記スレーブＦＦのデータ取り込みゲー
トが、それぞれ第３．第４の抵抗を介して第２の電流源
に接続され、且つ、前記第１の抵抗は前記第２の抵抗よ
り抵抗値が小さく前記第４の抵抗が前記第２の抵抗より
抵抗値が小さい事を特徴とするＥＣＬ論理回路。A master and slave FF (flip-flop) consisting of an ECL circuit type data acquisition gate and a data retention gate are used in a complementary manner, and the data acquisition gate of the master FF and the data retention gate of the slave FF are 1st each. The third . It is connected to a second current source via a fourth resistor, and the first resistor has a resistance value smaller than that of the second resistor, and the fourth resistor has a resistance value smaller than that of the second resistor. An ECL logic circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120533A JPS6012819A (en) | 1983-07-01 | 1983-07-01 | Ecl logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120533A JPS6012819A (en) | 1983-07-01 | 1983-07-01 | Ecl logical circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6012819A true JPS6012819A (en) | 1985-01-23 |
Family
ID=14788633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120533A Pending JPS6012819A (en) | 1983-07-01 | 1983-07-01 | Ecl logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012819A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246023A (en) * | 1987-03-31 | 1988-10-13 | Nec Corp | Ecl integrated circuit |
| JPH0548402A (en) * | 1991-08-19 | 1993-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Static flip-flop circuit |
| JPH05110389A (en) * | 1991-10-15 | 1993-04-30 | Nippon Telegr & Teleph Corp <Ntt> | Static flip-flop circuit |
| WO2003023966A1 (en) * | 2001-09-05 | 2003-03-20 | Qantec Communications, Inc. | Method of circuit design and circuitry for high speed data communications |
-
1983
- 1983-07-01 JP JP58120533A patent/JPS6012819A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246023A (en) * | 1987-03-31 | 1988-10-13 | Nec Corp | Ecl integrated circuit |
| JPH0548402A (en) * | 1991-08-19 | 1993-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Static flip-flop circuit |
| JPH05110389A (en) * | 1991-10-15 | 1993-04-30 | Nippon Telegr & Teleph Corp <Ntt> | Static flip-flop circuit |
| WO2003023966A1 (en) * | 2001-09-05 | 2003-03-20 | Qantec Communications, Inc. | Method of circuit design and circuitry for high speed data communications |
| US6556056B1 (en) | 2001-09-05 | 2003-04-29 | Qantec Communications, Inc. | Method and apparatus for using parasitic effects in processing high speed signals |
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