JPS60126903A - アイソレ−シヨンアンプ - Google Patents
アイソレ−シヨンアンプInfo
- Publication number
- JPS60126903A JPS60126903A JP23541783A JP23541783A JPS60126903A JP S60126903 A JPS60126903 A JP S60126903A JP 23541783 A JP23541783 A JP 23541783A JP 23541783 A JP23541783 A JP 23541783A JP S60126903 A JPS60126903 A JP S60126903A
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- JP
- Japan
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- voltage
- input voltage
- output
- pulse transformer
- circuit
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- Pending
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、別電源を用いた回路間のアナロジ信号の伝達
を行なうアイソレージ３ンアシづに関するものである。
を行なうアイソレージ３ンアシづに関するものである。
一般に、この種のアイソレーションアンプは）チョッパ
型定電圧回路の出力を制御回路にフィードバックする場
合等に見られるように、電源が異った回路間におけるア
ナロジ信号の伝達に用いられている。ところで、従来、
上記アイソレーションアンプは第１図に示すように、入
力電圧Ｖｉを■−Ｆ変換回路（１０）で電圧−周波数変
換し、この変換信８ｖｆをフォトカプラあるいけパルス
トラシス等の絶縁伝達素子（川に入力し、絶縁伝達素子
（］１）出力をＦ−Ｖ変換回路側で周波数−電圧変換し
て入力電圧■に比例した出力電圧Ｖｏを得るようになっ
ていた。しかしながら、このような従来例にあっては、
Ｖ−Ｆ変換回路（ｌＯ）およびＦ−Ｖ変換回路０２）の
回路構成が複雑になるとともに、両変換回路（１０）θ
２）の調整が複雑であるという問題があった。
型定電圧回路の出力を制御回路にフィードバックする場
合等に見られるように、電源が異った回路間におけるア
ナロジ信号の伝達に用いられている。ところで、従来、
上記アイソレーションアンプは第１図に示すように、入
力電圧Ｖｉを■−Ｆ変換回路（１０）で電圧−周波数変
換し、この変換信８ｖｆをフォトカプラあるいけパルス
トラシス等の絶縁伝達素子（川に入力し、絶縁伝達素子
（］１）出力をＦ−Ｖ変換回路側で周波数−電圧変換し
て入力電圧■に比例した出力電圧Ｖｏを得るようになっ
ていた。しかしながら、このような従来例にあっては、
Ｖ−Ｆ変換回路（ｌＯ）およびＦ−Ｖ変換回路０２）の
回路構成が複雑になるとともに、両変換回路（１０）θ
２）の調整が複雑であるという問題があった。
本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、回路構成が簡単で、しかも調整が容
易なアイソレーションアンプを提供することにある。
的とするところは、回路構成が簡単で、しかも調整が容
易なアイソレーションアンプを提供することにある。
（実施例）
第２図および第３図は本発明一実施例を示すもので、（
ｌａ）（ｌｂ）は発振器（２）出力にて制御され一定周
期でオンオフするスイッチング回路であシ、パルストラ
ンス（３）の１次巻線（４ａ）（４ｂ）にそれぞれ直列
接続されており、この直列回路の両端に加算器（６）を
介して入力電圧Ｖｉが印加されている。ここに、加算器
（６）は入力電圧Ｖｉに補正電圧発生回路（８）から出
力される補正電圧Ｖｃを加算するもので、入力電圧Ｖｉ
が小さい場合におけるリニアリティの悪化を防止するよ
うになっている。（７）は整流平滑回路であり、パルス
トランス（３）の２次巻線（５）出力を整流平滑するこ
とにより入力電圧Ｖｉに比例した出力電圧Ｖｏを得るよ
うになっている。実施例にあっては、スイッチング回路
（ｌａ）（Ｉｂ）はインバータＩ＋およびトランジスタ
Ｑ１を用いて形成され、両スイッチング回路（Ｉａ）（
Ｉｂ）が同時にオンすることがないようにするため遅延
回路よりなるインターロック回路（ＩＬ）が設けられて
いる。発振器（２）はインバータ■２〜１．４およびタ
イオードＤ１１Ｄ２を用いて形成され、ボリウムＶＲＩ
にて発振周波数が調整できるようになっており、発振周
期は入力電圧Ｖｉの変化周期よりも十分短かくなるよう
に設定される。加算器（６）はオペアンプＯＰＩおよび
電流増巾用トランジスタＱ２、ＱＢにて形成され、入力
電圧■に補正電圧Ｖｃを加えた電圧にてトランジスタＱ
２、ＱＢをドライブし、エヱッタ電流を抵抗ＲＯを介し
てパルストランス（３）の１次巻線（４ａ）（４ｂ）に
流すようになっている。すなわち、入力電圧■に補正電
圧Ｖｃを加えた電圧に比例した電圧ｋ （Ｖｉ＋Ｖｃ
）が１次巻線（４ａ）（４ｂ）とスイッチング回路（ｌ
ａ）（ｌｂ）の直列回路の両端に印加されることになる
。補正電圧発生回路（８）はツェナタイオードＺＤ、タ
イオードＤ８、Ｄ４およびオペアンプＯＰ２にて形成さ
れ、ボリウムＶ Ｒ２にて補正電圧Ｖｃを調整できるよ
うになっている。整流平滑回路（７）はタイオードプリ
ッ、；ＤＢおよび平滑コンデンサＱにて形成され、パル
ストラシス（３）の２次巻線（６）出力を余波整流して
平滑することＫよシ直流電圧を形成する。図中（Ｉｂ）
はインバータ、ｖＣＣは電源電圧である。
ｌａ）（ｌｂ）は発振器（２）出力にて制御され一定周
期でオンオフするスイッチング回路であシ、パルストラ
ンス（３）の１次巻線（４ａ）（４ｂ）にそれぞれ直列
接続されており、この直列回路の両端に加算器（６）を
介して入力電圧Ｖｉが印加されている。ここに、加算器
（６）は入力電圧Ｖｉに補正電圧発生回路（８）から出
力される補正電圧Ｖｃを加算するもので、入力電圧Ｖｉ
が小さい場合におけるリニアリティの悪化を防止するよ
うになっている。（７）は整流平滑回路であり、パルス
トランス（３）の２次巻線（５）出力を整流平滑するこ
とにより入力電圧Ｖｉに比例した出力電圧Ｖｏを得るよ
うになっている。実施例にあっては、スイッチング回路
（ｌａ）（Ｉｂ）はインバータＩ＋およびトランジスタ
Ｑ１を用いて形成され、両スイッチング回路（Ｉａ）（
Ｉｂ）が同時にオンすることがないようにするため遅延
回路よりなるインターロック回路（ＩＬ）が設けられて
いる。発振器（２）はインバータ■２〜１．４およびタ
イオードＤ１１Ｄ２を用いて形成され、ボリウムＶＲＩ
にて発振周波数が調整できるようになっており、発振周
期は入力電圧Ｖｉの変化周期よりも十分短かくなるよう
に設定される。加算器（６）はオペアンプＯＰＩおよび
電流増巾用トランジスタＱ２、ＱＢにて形成され、入力
電圧■に補正電圧Ｖｃを加えた電圧にてトランジスタＱ
２、ＱＢをドライブし、エヱッタ電流を抵抗ＲＯを介し
てパルストランス（３）の１次巻線（４ａ）（４ｂ）に
流すようになっている。すなわち、入力電圧■に補正電
圧Ｖｃを加えた電圧に比例した電圧ｋ （Ｖｉ＋Ｖｃ
）が１次巻線（４ａ）（４ｂ）とスイッチング回路（ｌ
ａ）（ｌｂ）の直列回路の両端に印加されることになる
。補正電圧発生回路（８）はツェナタイオードＺＤ、タ
イオードＤ８、Ｄ４およびオペアンプＯＰ２にて形成さ
れ、ボリウムＶ Ｒ２にて補正電圧Ｖｃを調整できるよ
うになっている。整流平滑回路（７）はタイオードプリ
ッ、；ＤＢおよび平滑コンデンサＱにて形成され、パル
ストラシス（３）の２次巻線（６）出力を余波整流して
平滑することＫよシ直流電圧を形成する。図中（Ｉｂ）
はインバータ、ｖＣＣは電源電圧である。
以下、実施例の動作について説明する。いま、発振器（
２）出力にて制御されるスイッチング回路（Ｉａ）（ｌ
ｂ）は交互にオンオフされており、パルストランス（３
）の１次巻線（４ａ）（４ｂ）には入力電圧Ｖｉに補正
電圧Ｖｃを加えた電圧Ｖｉ＋Ｖｃに比例した電圧ｋ （
Ｖｉ十Ｖｃ ）が印加される。ここに、互いに逆極性に
巻装されている１次巻線（４ａ）（４ｂ）に交互に励磁
電流が流れるので、パルストランス（３）の２次巻線（
６）には電圧Ｖｉ＋Ｖｃに比例した交流電圧Ｖ（＝ｋ
’（？ｔ＋ Ｖｃ））が誘起される。この交流電圧鳳。
２）出力にて制御されるスイッチング回路（Ｉａ）（ｌ
ｂ）は交互にオンオフされており、パルストランス（３
）の１次巻線（４ａ）（４ｂ）には入力電圧Ｖｉに補正
電圧Ｖｃを加えた電圧Ｖｉ＋Ｖｃに比例した電圧ｋ （
Ｖｉ十Ｖｃ ）が印加される。ここに、互いに逆極性に
巻装されている１次巻線（４ａ）（４ｂ）に交互に励磁
電流が流れるので、パルストランス（３）の２次巻線（
６）には電圧Ｖｉ＋Ｖｃに比例した交流電圧Ｖ（＝ｋ
’（？ｔ＋ Ｖｃ））が誘起される。この交流電圧鳳。
をタイオードブリッジＤＢにて整流し、平滑コンデンサ
０にて平滑した直流電圧が出力電圧ｖＯとして出力され
る。この出力電圧ｖＯは電圧Ｖｉ＋Ｖｃに略比例した値
となるが、整流平滑回路（７）のタイオードブリッジＤ
Ｂの各タイオードの小電流領域におけるリニアリティが
悪いので、入力電圧Ｖｉが小さくなった場合、入力電圧
Ｖｉに対する出力電圧Ｖｏの比例関係が崩れ、リニアリ
ティの悪化が問題となる。そこで、実施例においては、
入力電圧Ｖｉに補正電圧Ｖｃを加算することによって、
入力電圧Ｖｉが小さい場合にあっても、タイオードブリ
ッジＤＢの小電流領域で動作しないようにしてリニアリ
ティの悪化を防止しているわけである。したがって、補
正電圧Ｖｃは整流平滑回路（７）のタイオードブリッジ
ＤＢの各タイオードの順方向の電圧−電流特性の非直線
部分（ＶＦ＝０．６〜０，７ｖ）に応じて適当に設定さ
れる。すなわち、タイナ三ツクレンジ内に非直線部分が
存在しないように設定される〔発明の効果〕 本発明は上述のように、一定周期でオンオフするスイッ
チング回路とパルストランスの１次巻線とを直列接続し
て両端に入力電圧を印加し、該パルストランスの２次巻
線出力を整流平滑回路にて整流平滑することにより出力
電圧を得るようにしたものであり、単なるスイッチング
回路と、絶縁伝達素子たるパルストランスと、整流平滑
回路とで構成され、ｖ−Ｆ変換回路、Ｆ−Ｖ変換回路を
用いる従来例に比べて回路構成が簡単になるという効果
があり、また調整は、スイッチ′Ｊり回路のオンオフ周
期が入力電圧の変化周期に比べて十分短かくなるように
調整するだけで良く、調整作業が容易になるという効果
がある。
０にて平滑した直流電圧が出力電圧ｖＯとして出力され
る。この出力電圧ｖＯは電圧Ｖｉ＋Ｖｃに略比例した値
となるが、整流平滑回路（７）のタイオードブリッジＤ
Ｂの各タイオードの小電流領域におけるリニアリティが
悪いので、入力電圧Ｖｉが小さくなった場合、入力電圧
Ｖｉに対する出力電圧Ｖｏの比例関係が崩れ、リニアリ
ティの悪化が問題となる。そこで、実施例においては、
入力電圧Ｖｉに補正電圧Ｖｃを加算することによって、
入力電圧Ｖｉが小さい場合にあっても、タイオードブリ
ッジＤＢの小電流領域で動作しないようにしてリニアリ
ティの悪化を防止しているわけである。したがって、補
正電圧Ｖｃは整流平滑回路（７）のタイオードブリッジ
ＤＢの各タイオードの順方向の電圧−電流特性の非直線
部分（ＶＦ＝０．６〜０，７ｖ）に応じて適当に設定さ
れる。すなわち、タイナ三ツクレンジ内に非直線部分が
存在しないように設定される〔発明の効果〕 本発明は上述のように、一定周期でオンオフするスイッ
チング回路とパルストランスの１次巻線とを直列接続し
て両端に入力電圧を印加し、該パルストランスの２次巻
線出力を整流平滑回路にて整流平滑することにより出力
電圧を得るようにしたものであり、単なるスイッチング
回路と、絶縁伝達素子たるパルストランスと、整流平滑
回路とで構成され、ｖ−Ｆ変換回路、Ｆ−Ｖ変換回路を
用いる従来例に比べて回路構成が簡単になるという効果
があり、また調整は、スイッチ′Ｊり回路のオンオフ周
期が入力電圧の変化周期に比べて十分短かくなるように
調整するだけで良く、調整作業が容易になるという効果
がある。
第１図は従来例の回路図、第２図は本発明一実施例のブ
ロック回路図、第３図は同上の具体回路例を示す図であ
る。 （ｌａ）（ｌｂ）はスイッチジク回路、（３）はパルス
トランス、（４ａ）（４ｂ）は１次巻線、（６）は２次
巻線、（７）は整流平滑回路である。 代理人 弁理士 石 １）長 七
ロック回路図、第３図は同上の具体回路例を示す図であ
る。 （ｌａ）（ｌｂ）はスイッチジク回路、（３）はパルス
トランス、（４ａ）（４ｂ）は１次巻線、（６）は２次
巻線、（７）は整流平滑回路である。 代理人 弁理士 石 １）長 七
Claims (1)
- ｔｌ＋一定周期でオンオフするスイッチシジ回路とパル
ストランスの１次巻線とを直列接続して両端に入力電圧
を印加し、該パルストランスの２次巻線出力を整流平滑
回路にて整流平滑することにより出力電圧を得るように
して成るアイソレージヨシアンづ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23541783A JPS60126903A (ja) | 1983-12-14 | 1983-12-14 | アイソレ−シヨンアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23541783A JPS60126903A (ja) | 1983-12-14 | 1983-12-14 | アイソレ−シヨンアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126903A true JPS60126903A (ja) | 1985-07-06 |
Family
ID=16985785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23541783A Pending JPS60126903A (ja) | 1983-12-14 | 1983-12-14 | アイソレ−シヨンアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126903A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5018147B1 (ja) * | 1969-12-27 | 1975-06-26 | ||
| JPS518403U (ja) * | 1974-07-05 | 1976-01-22 | ||
| JPS5399853A (en) * | 1977-02-14 | 1978-08-31 | Chino Works Ltd | Insulating dc voltage amplifier |
-
1983
- 1983-12-14 JP JP23541783A patent/JPS60126903A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5018147B1 (ja) * | 1969-12-27 | 1975-06-26 | ||
| JPS518403U (ja) * | 1974-07-05 | 1976-01-22 | ||
| JPS5399853A (en) * | 1977-02-14 | 1978-08-31 | Chino Works Ltd | Insulating dc voltage amplifier |
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