JPS60119744A - Forming process of element isolating region - Google Patents
Forming process of element isolating regionInfo
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- JPS60119744A JPS60119744A JP22681183A JP22681183A JPS60119744A JP S60119744 A JPS60119744 A JP S60119744A JP 22681183 A JP22681183 A JP 22681183A JP 22681183 A JP22681183 A JP 22681183A JP S60119744 A JPS60119744 A JP S60119744A
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- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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Abstract
Description
【発明の詳細な説明】
[技術分野]
本発明は、半導体集積回路の素子分離技術の改良に関す
るもので、たとえば、同一ノ、(板上に複数個の半導体
素子であるバイポーラトランジスタ、MISFET等を
複数個集積した回路の素f−分洲[技術に関するもので
ある。Detailed Description of the Invention [Technical Field] The present invention relates to an improvement in element isolation technology for semiconductor integrated circuits, for example, when multiple semiconductor elements such as bipolar transistors, MISFETs, etc. This relates to the technology of integrating a plurality of integrated circuits.
[背景技術]
半導体集積回路、たとえば、バイポーラ集積回路(以下
バイポーラICと記す)においては、第1図に示すよう
な素子枯造が本願出願人に、より提案されている(特願
昭57−153910号)。図において、符号1はP型
のシリコン半導体基板であって、符号2はN+型埋込み
層である。埋込み層2上には、N型エピタキシャル層4
が形成され、このエピタキシャル層4にバイポーラトラ
ンジスタ素子を構成するコレクタ領域8、ベース領域9
ならびにエミッタ領域10が各々形成されている。[Background Art] For semiconductor integrated circuits, for example, bipolar integrated circuits (hereinafter referred to as bipolar ICs), the applicant of the present application has proposed an element structure as shown in FIG. No. 153910). In the figure, reference numeral 1 is a P-type silicon semiconductor substrate, and reference numeral 2 is an N+ type buried layer. On the buried layer 2, an N-type epitaxial layer 4 is formed.
is formed, and in this epitaxial layer 4, a collector region 8 and a base region 9 constituting a bipolar transistor element are formed.
and an emitter region 10 are respectively formed.
ところで、このバイポーラトランジスタ素子の分離を行
うために、半導体基板1に深い溝を形成し、この溝を多
結晶シリコンや二酸化シリコン(SiO2)などの埋込
み材料によって埋め込んで素子分離を行う技術が知られ
ている。符号6および7は、各々溝に埋め込まれた多結
晶シリコンおよび平坦化後の多結晶シリコン酸化膜であ
る。また、符号5はシリコン酸化膜、符号16はP+チ
ャネルストッパーである。このような素子分離方法によ
れば寄生容量や所要面積を小さくでき高集積化にも有利
である。By the way, in order to isolate the bipolar transistor elements, a technique is known in which deep grooves are formed in the semiconductor substrate 1 and the grooves are filled with a filling material such as polycrystalline silicon or silicon dioxide (SiO2) to isolate the elements. ing. Reference numerals 6 and 7 indicate polycrystalline silicon buried in the trench and polycrystalline silicon oxide film after planarization, respectively. Further, reference numeral 5 is a silicon oxide film, and reference numeral 16 is a P+ channel stopper. Such an element isolation method can reduce parasitic capacitance and required area, and is advantageous for high integration.
しかしながら、本発明者の検討によれば2次のような問
題がある。バイポーラICにおいて素子・分離に必要な
溝の深さは、N+埋込みWI2の厚さと、エピタキシャ
ルWJ4の膜厚とによって決定され、たとえば、2.5
〜3.5μ+r−必要である。However, according to the studies of the present inventors, there are the following secondary problems. The depth of the trench required for element/isolation in bipolar ICs is determined by the thickness of N+ buried WI2 and the film thickness of epitaxial WJ4, and is, for example, 2.5 mm.
~3.5μ+r− is required.
このため溝を埋め込むためには埋込み材料を少なくとも
溝の深さと同程度以上、すなわち2.5〜3.5μm以
上デポジションする必要がある。これは一般的に集積回
路の製造工程でのデポジションを考えた場合膜厚が0.
1〜0.3μm程度であるのに対して一桁以上多い特異
」工程となる。また、埋め込んだ後の基板表面を平坦化
する必要があるが、この様に厚くデポジションするため
qt坦化工程も複雑となる。Therefore, in order to fill the groove, it is necessary to deposit the embedding material at least as deep as the groove, that is, 2.5 to 3.5 μm or more. This generally means that when considering deposition during the manufacturing process of integrated circuits, the film thickness is 0.
It is about 1 to 0.3 μm, but it is an “unique” process that is more than an order of magnitude larger. Furthermore, it is necessary to flatten the surface of the substrate after embedding, but the qt flattening process becomes complicated due to such thick deposition.
[発明の目的コ
本発明の目的は、埋め込み平坦化という大きな特異工程
を考慮してなされたもので、溝埋込み構造の素子分離領
域の形成工程の簡略化と実装密度の向上にある。。[Objective of the Invention] The object of the present invention, which was made in consideration of the large and unique process of buried planarization, is to simplify the process of forming an element isolation region of a trench buried structure and to improve the packaging density. .
本発明の別の目的は、現行の微細加工技術を利用してこ
の限界寸法以下の溝を形成するためにポリシリコンの不
純物拡散と不純物の濃度差を利用した選択的エツチング
によって溝を形成し、その溝を素子分離用として利用す
る方法を提供することにある。Another object of the present invention is to form a groove by selective etching using impurity diffusion in polysilicon and a difference in impurity concentration in order to form a groove with a size smaller than this critical dimension using current microfabrication technology; The object of the present invention is to provide a method of utilizing the groove for element isolation.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
[発明の概要]
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。[Summary of the Invention] A brief overview of typical inventions disclosed in this application is as follows.
すなわち、0.3μm程度のデポジションで溝を埋め込
むために、溝の側壁へのデポジションに注しI した。That is, in order to fill the trench with a deposition of about 0.3 μm, I was poured into the sidewall of the trench.
これにより、溝幅はデポジションする膜厚の2倍以下、
すなわち0.6μm以下であれば、側壁からのデポジシ
ョンによって溝を埋め込むことができる。このため、ポ
リシリコンの不純物拡散と不純物の濃度差を利用した選
択的なエッfン’fによって溝を形成することによって
、92行の1.5μ■1微細加工技術によってQ、57
1m以下の溝を形成することができるので、埋め込み平
坦化の工程を簡略化でき実装密度を向上することができ
る。This allows the groove width to be less than twice the film thickness to be deposited.
That is, if the thickness is 0.6 μm or less, the groove can be filled by deposition from the side wall. For this reason, by forming grooves by selective etching using impurity diffusion in polysilicon and the difference in impurity concentration, Q, 57
Since a trench of 1 m or less can be formed, the filling and planarization process can be simplified and the packaging density can be improved.
こうして、本発明では一般に素子分離用の溝幅を1μm
程度以下とし、溝の側壁に半導体基板自体の酸化による
酸化膜を少なくともfilW幅の半分程度以上形成し狭
いギャップ内に埋込み材料を充填するものとする。Thus, in the present invention, the groove width for element isolation is generally 1 μm.
An oxide film formed by oxidizing the semiconductor substrate itself is formed on the side wall of the trench to be at least about half the width of filW, and the narrow gap is filled with the embedding material.
[実施例]
以下本発明をバイポーラICに適用した一実施例を第2
図から第7図を参照して説明する。なお、第1図に示し
た要素と同一のものについては同一参照符号を用いて示
した。[Example] Hereinafter, a second example in which the present invention is applied to a bipolar IC will be described.
This will be explained with reference to FIGS. Note that the same elements as those shown in FIG. 1 are indicated using the same reference numerals.
第2図において、従来のバイポーラIcの製造工程に従
って、P型半導体基板]に、N+型埋込み層2を形成し
、その後N型エビタキソヤル層4を形成し基板引上げの
ための1〕+型領域;3を形成する。つぎに、コレクタ
ベース間の分離と2配線容量低減のため厚いS i O
2酸化膜5を窒化シリコン(Si3N4)をマスクとし
た選択酸化技術によって形成する。この後、溝を形成す
るために必要なマスクである窒化シリコン膜1−1とポ
リシリコン12をデポジションし、溝を形成する部分に
のみレジスト13を残すようにパターンを形成する。こ
のレジスト13のバターニングは、現行の微細加工技術
で行なわれ、たとえば、後述するように1.5〜2.5
μIl+0幅である。レジスト13をマスクとしてボロ
ンの打ち込みを行う。窒化シリコン膜11−の膜厚は1
次工程の反応性イオンエツチングでシリコンの溝を形成
する場合のマスクとなるため、シリコンと窒化シリコン
膜の選択比によって決まり、たとえばシリコンと窒化シ
リコン膜のエツチング比を15とすると、厚さは280
0オンクストローム程度必要である。また、ポリシリコ
ン12は薄い方が望ましいが1次工程でこのポリシリコ
ン12を酸化させ、窒化シリコン膜11をエツチングす
るマスクとするため1000オングストローム程度が適
当である。パターン形成されたレジストの寸法は、1.
5〜2.5μm口程度であればよい。ボロンのドーズ景
はlXl01″”/cdである。これによって、レジス
1へ13の下方の部分以外のポリシリコン12の部分に
はボロンが打込まれる。In FIG. 2, according to the conventional manufacturing process of bipolar IC, an N+ type buried layer 2 is formed on a P type semiconductor substrate, and then an N type Ebitex layer 4 is formed to form a 1]+ type region for pulling up the substrate; form 3. Next, a thick SiO
Dioxide film 5 is formed by selective oxidation technique using silicon nitride (Si3N4) as a mask. Thereafter, a silicon nitride film 1-1 and polysilicon 12, which are masks necessary for forming the groove, are deposited, and a pattern is formed so that the resist 13 is left only in the area where the groove is to be formed. The patterning of this resist 13 is performed using current microfabrication technology, for example, 1.5 to 2.5
The width is μIl+0. Boron is implanted using the resist 13 as a mask. The thickness of the silicon nitride film 11- is 1
Since it serves as a mask for forming silicon grooves in the next step of reactive ion etching, it is determined by the selection ratio between silicon and silicon nitride films.For example, if the etching ratio between silicon and silicon nitride films is 15, the thickness is 280 mm.
Approximately 0 angstrom is required. Further, although it is desirable that the polysilicon 12 be thin, a thickness of about 1000 angstroms is appropriate since the polysilicon 12 is oxidized in the first step and serves as a mask for etching the silicon nitride film 11. The dimensions of the patterned resist are 1.
The opening may be about 5 to 2.5 μm. The dose profile of boron is lXl01″”/cd. As a result, boron is implanted into the portion of the polysilicon 12 other than the portion below the resist 1 13.
第3図において、レジスト1−3を除去し、950°C
,IO分間程度のアニールを行い、ボロンをポリシリコ
ンの横方向に拡散させ、全面ヒドラジンエツチングを行
う。ヒドラジンエツチングによって、ボロンが拡散して
いない部分のみがエツチングされる。950℃、10分
間のアニールてはボロンが片側0.8μm程度拡散し、
2μfflのレジストマスクによって、0.4μInの
孔が1111される。このように孔の寸法は、レジスト
マスクの寸法と、アニール条件とによって決定されろも
のである。残ったポリシリコン12 t、、−全面酸化
してポリシリコン酸化膜14を形成する。このポリシリ
コン酸化+aJ−4をマスクとして、窒化シリコン膜J
1をエツチングし、窒化シリコン膜+1をマスクとして
下地の酸化膜5をエツチングしてシリコン面を露出させ
る。この場合、ポリシリコン酸化膜14は下地の酸化膜
5のエツチング++y &こ同11.9に除去される。In Figure 3, resist 1-3 is removed and heated to 950°C.
, IO minutes, boron is diffused in the lateral direction of the polysilicon, and hydrazine etching is performed on the entire surface. Hydrazine etching etches only the areas where boron is not diffused. After annealing at 950℃ for 10 minutes, boron diffuses by about 0.8μm on one side.
A 0.4 μIn hole 1111 is formed by a 2 μffl resist mask. In this way, the dimensions of the holes are determined by the dimensions of the resist mask and the annealing conditions. The remaining polysilicon 12t, . . . is entirely oxidized to form a polysilicon oxide film 14. Using this polysilicon oxide +aJ-4 as a mask, silicon nitride film J
Using the silicon nitride film +1 as a mask, the underlying oxide film 5 is etched to expose the silicon surface. In this case, the polysilicon oxide film 14 is removed by etching the underlying oxide film 5.
第4図において、窒化シリコン膜11をマスクとして、
シリコンのドライエツチングによって深い溝を形成する
。溝の深さは、N+理込み層2を員く深さにするため、
N+埋込み層2の幅1.2μm、エピタキシャル層の厚
さ1.4μInを考えた場合3μm以上掘る必要がある
。マスクとなった窒化シリコン膜11は、シリコンのド
ライエツチング後800オンゲス−1−ローム程度残る
。エツチングは、サイドエツチングの少ない反応性イA
゛ンエッチングを使うため、溝幅0.4μIl+で深さ
:′:)μmの溝が以上によって形成される。このあと
ドライエツチングによるダメージ層を取り除くため、フ
ッ硝酸により、ノ“1側0.1μIl+程度のシ1ノコ
ンエッチングを行うと溝幅は0.6μInとなる。In FIG. 4, using the silicon nitride film 11 as a mask,
Deep trenches are formed by dry etching the silicon. The depth of the groove is determined by increasing the depth of the N+ layer 2.
Considering that the width of the N+ buried layer 2 is 1.2 μm and the thickness of the epitaxial layer is 1.4 μIn, it is necessary to dig 3 μm or more. The silicon nitride film 11 serving as a mask remains approximately 800 Å-1-Roam after silicon dry etching. Etching is a reactive method with less side etching.
Since etching is used, a groove with a groove width of 0.4 μIl+ and a depth of :':) μm is formed as described above. Thereafter, in order to remove the damaged layer caused by dry etching, silicone etching is performed using hydrofluoric nitric acid to a thickness of approximately 0.1 .mu.Il+ on the "1" side, resulting in a trench width of 0.6 .mu.In.
また、P+領域16をイオン打込みによりilIの下に
つくる。Also, a P+ region 16 is created under ilI by ion implantation.
第5図において、残存窒化シリコン膜11をマスクとし
て、溝内を0.4μ■1酸化して溝内の酸化膜17を形
成する。これによって次1:程で理め込むべき溝の幅は
残り0.2μmとなる。次に諦を埋め込むためにポリシ
リコン1−5をデポジションする。このデポジション厚
は、残るRI!’が2(J00オンゲストローム(0,
2μm )と狭いため、2500オングストロ一ム程度
のポリシリコンで充分埋め込むことができ、また、平坦
化も膜厚か薄くできるため簡素化さオしる。さらに、i
fl’iは、窒化シリコンなどステップカバレージの良
い絶縁Fで埋め込むことも可能である。なお、11ζ幅
をさらに縮め、溝内選択酸化前の溝幅を0./lμI1
1以下にしておけば、溝は、選択酸化する時の酸化1防
によりふさがれ、埋め込みという特%上程そのものを除
くことが可能である。In FIG. 5, using the remaining silicon nitride film 11 as a mask, the inside of the trench is oxidized by 0.4 μm to form an oxide film 17 inside the trench. As a result, the remaining width of the groove to be inserted in the next 1:00 minutes is 0.2 μm. Next, polysilicon 1-5 is deposited to embed the material. This deposition thickness is the remaining RI! ' is 2 (J00 Ongeström (0,
Since it is narrow (2 μm), it can be sufficiently filled with polysilicon of about 2,500 angstroms, and flattening can be made thinner, which facilitates simplification. Furthermore, i
fl'i can also be buried with an insulating material F having good step coverage, such as silicon nitride. Note that the 11ζ width was further reduced, and the groove width before selective oxidation within the groove was reduced to 0. /lμI1
If it is set to 1 or less, the grooves will be blocked by oxidation 1 prevention during selective oxidation, and the special problem of burying can be eliminated.
第6図において、ポリシリ」ン目)の1lli内11部
をポリシリコン酸化膜18とするとともに、fIf来の
バイポーラIC技術によってコレクタ領域8、ベース領
域9ならびにエミッタ領域10 ?、i: ′6々形成
して所要の分離されたバイポーラ、(f T−を形成す
る。In FIG. 6, a polysilicon oxide film 18 is formed in 11 parts of the first polysilicon (the first polysilicon), and a collector region 8, a base region 9, and an emitter region 10 are formed using the bipolar IC technology from FIF. , i: '6 to form the required separated bipolar, (f T-.
第7図は、以゛上の実施例に用いるマスクパターンの相
対的な寸法ならびに位置を示す図であり、符号19はボ
ロン打込みマスク、20はフィールド酸化膜用マ入り、
21はエミッタマスク、モして22はコレクタコンタク
1〜マスクである。FIG. 7 is a diagram showing the relative dimensions and positions of the mask patterns used in the above embodiments, in which numeral 19 is a boron implant mask, 20 is a field oxide film mask,
21 is an emitter mask, and 22 is a collector contact 1 to mask.
[効果コ
以上説明したように、本発明にあっては、半導体基板上
に形成する溝の幅を1μI11程度以下とし、この溝の
内周部に、前記基板自体の酸化により溝幅の少なくとも
半分程度共」二を占める酸化膜を形成し、この酸化膜の
内周側にポリシリコン等の埋込み材料を埋め込むように
しているので、埋め込み平坦化工程が簡略された素子分
離領域を得ることができる。[Effects] As explained above, in the present invention, the width of the groove formed on the semiconductor substrate is about 1μI11 or less, and at least half of the groove width is formed on the inner circumference of the groove by oxidation of the substrate itself. Since an oxide film is formed to a certain extent and a buried material such as polysilicon is buried in the inner circumferential side of this oxide film, an element isolation region with a simplified buried flattening process can be obtained. .
また、前記溝の形成にあたり、ポリシリコン内のボロン
の拡散と濃度差エツチングを利用する場合には、1μm
程度という、ホトリソグラフィによる微細加工技術゛で
決定される限界用法以下のJ法を制御良く形成すること
ができ、埋め込み平坦化工程を有効に簡略化することが
できる。Furthermore, when forming the grooves using boron diffusion in polysilicon and etching with a concentration difference,
It is possible to form the J method with good control, which is less than the limit usage determined by microfabrication technology using photolithography, and it is possible to effectively simplify the embedding planarization process.
なお、本発明の趣旨から少しずれるが、R’S’幅を狭
くすることによ)て、溝内を酸化させるだけて溝内をふ
さぎ、埋め込み工程そのものを省略して工程の簡略化を
さらにすすめることもできる。Although it deviates slightly from the spirit of the present invention, by narrowing the R'S' width, the inside of the trench is simply oxidized to close it, and the embedding process itself is omitted, further simplifying the process. I can also recommend it.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.
[利用分野]
以上の説明ではバイポーラ】Oに本発明を適用した場合
について述へたがこ扛に限定さ、Iするものでなく高集
積度を要求される製品一般に適用さ4し、たとえばバイ
ポーラメモリだCブてなくコンプリメンタリ メタルオ
キサイドセミコンダクタ璧にも適用可能である。[Field of Application] The above description describes the case where the present invention is applied to bipolar devices. It is applicable not only to memory but also to complementary metal oxide semiconductor chips.
第1図は、従来の深い溝による素子分離で形成したバイ
ポーラICの断面図、
第2図から第6図は、本発明の−・実施例の工程を爪牙
断面図、そして、
第7図は、一実施例として示した同工程しこJ1]uN
るマスクパターンの相対位置ならびし;」法を示す図で
ある。 〜
1−・・・半導体基板、11−・・・窒化シリコン膜、
12.15・・・ポリシリコン、13・・・ホ1〜レシ
スト11.7・・・溝内酸化膜。
第 1 図
第 6 図FIG. 1 is a cross-sectional view of a bipolar IC formed by conventional deep groove isolation, FIGS. 2 to 6 are cross-sectional views of the steps of an embodiment of the present invention, and FIG. , the same process shown as an example J1]uN
FIG. ~ 1-... Semiconductor substrate, 11-... Silicon nitride film,
12.15...Polysilicon, 13...Ho1~Resist 11.7...In-groove oxide film. Figure 1 Figure 6
Claims (1)
離するための素子分離領域であって、前記半導体基板上
に形成され、幅が1μm程度以下で、深さがその幅より
も大きい溝と、この溝の内周部に、前記基板自体の酸化
により形成され、前記溝幅の少なくとも半分程度以上を
占める酸化膜と、この酸化膜の内周側に埋め込まれた埋
込み材料とからなることを特徴とする素子分離領域。 2、同一半導体基板上の複数個の半導体素子を各々分離
する溝を形成するのに用いる孔あけ用マスクを、ホ1−
リソグラフィ技術によって規定される限界」法に近い寸
法の孔あけ」法として形成し、この孔あけ用マスクを用
いて不要のホトレジストを除去した後、前記半導体栽板
上に形成したポリシリコン膜に不純物を選択的に拡散し
、次に前記孔あけ寸法よりも小さい、1μIn程度以下
の」法によって規定されるポリシリコン膜の濃度差領域
を形成し、濃度差エツチングによって前記ポリシリコン
膜を開口し、この開口部を基にして前記半導体基板内に
素子分離のための溝を形成し、ついでこの溝の内周に選
択酸化によってi/、j1幅の少なくとも半分以上を占
める酸化膜を形成した後、この酸化膜の内周側に前記基
板の外部がら埋込み材料を埋め込むことを特徴とする素
子分離領域の形成方法。 3、前記素子分離のための溝の形成を、反応性イオンエ
ツチングで行なう特許請求の範囲第2項に記載の素子分
離領域の形成方法。[Claims] 1. - An element isolation region for isolating a plurality of semiconductor elements on a semiconductor substrate, the groove being formed on the semiconductor substrate and having a width of approximately 1 μm or less and a depth greater than the width. , an oxide film formed on the inner periphery of the groove by oxidation of the substrate itself and occupying at least half of the width of the groove, and a embedding material embedded in the inner periphery of the oxide film. Characteristic element isolation region. 2. Place the hole-drilling mask used to form grooves that separate multiple semiconductor elements on the same semiconductor substrate into holes 1-1.
After removing unnecessary photoresist using this hole-drilling mask, impurities are removed from the polysilicon film formed on the semiconductor board. selectively diffusing the polysilicon film, and then forming a concentration difference region of the polysilicon film defined by the method of "about 1 μIn or less" smaller than the hole size, and opening the polysilicon film by concentration difference etching, Forming a groove for element isolation in the semiconductor substrate based on this opening, and then forming an oxide film occupying at least half of the width i/, j1 on the inner periphery of this groove by selective oxidation. A method for forming an element isolation region, comprising embedding a embedding material from the outside of the substrate into the inner peripheral side of the oxide film. 3. The method for forming an element isolation region according to claim 2, wherein the groove for element isolation is formed by reactive ion etching.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22681183A JPS60119744A (en) | 1983-12-02 | 1983-12-02 | Forming process of element isolating region |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22681183A JPS60119744A (en) | 1983-12-02 | 1983-12-02 | Forming process of element isolating region |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60119744A true JPS60119744A (en) | 1985-06-27 |
Family
ID=16850971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22681183A Pending JPS60119744A (en) | 1983-12-02 | 1983-12-02 | Forming process of element isolating region |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60119744A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02244637A (en) * | 1989-03-15 | 1990-09-28 | Nec Corp | Semiconductor device |
-
1983
- 1983-12-02 JP JP22681183A patent/JPS60119744A/en active Pending
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JPH02244637A (en) * | 1989-03-15 | 1990-09-28 | Nec Corp | Semiconductor device |
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