JP2955838B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP2955838B2 JP2955838B2 JP8044103A JP4410396A JP2955838B2 JP 2955838 B2 JP2955838 B2 JP 2955838B2 JP 8044103 A JP8044103 A JP 8044103A JP 4410396 A JP4410396 A JP 4410396A JP 2955838 B2 JP2955838 B2 JP 2955838B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- trench
- forming
- oxide film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Element Separation (AREA)
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に広さがそれぞれ異なる素子分離領域にト
レンチを用いて素子分離膜を形成する場合におけるトレ
ンチ形成工程を容易にし、トレンチにつめこまれる絶縁
膜の平坦性を改善して高集積化に適宜にした半導体装置
の素子分離領域の形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming an element isolation film using trenches in element isolation regions having different widths. The present invention relates to a method for forming an element isolation region of a semiconductor device, which is suitable for high integration by improving the flatness of an insulating film.
【0002】[0002]
【従来の技術】一般に、集積回路ではシリコン基板のア
クティブ領域を互いに絶縁させるための方法の一つとし
て、シリコン基板のフィールド領域上にフィールド酸化
膜を形成するLOCOS法が多用されている。2. Description of the Related Art In general, in an integrated circuit, a LOCOS method for forming a field oxide film on a field region of a silicon substrate is frequently used as one of methods for insulating the active regions of the silicon substrate from each other.
【0003】このような一般のLOCOS法は単結晶シ
リコン基板の全面にパッド酸化膜と窒化膜を順次に蒸着
し、アクティブ領域にのみ窒化膜が残るようにパターニ
ングする。そして、前記窒化膜をマスクとして用いてフ
ィールド領域にチャネルストップイオンを注入した後、
酸化性雰囲気で単結晶シリコン基板を熱処理して単結晶
シリコン基板のフィールド領域上にフィールド酸化膜を
形成する。In such a general LOCOS method, a pad oxide film and a nitride film are sequentially deposited on the entire surface of a single crystal silicon substrate, and patterning is performed so that the nitride film remains only in the active region. After implanting channel stop ions into the field region using the nitride film as a mask,
A single crystal silicon substrate is heat-treated in an oxidizing atmosphere to form a field oxide film on a field region of the single crystal silicon substrate.
【0004】しかし、このようにLOCOS法が適用さ
れた集積回路は、フィールド領域とアクティブ領域との
間の境界領域でフィールド酸化膜のバーズビーク現象が
発生し、それがアクティブ領域に侵入してアクティブ領
域を減少させる。さらに、フィールド酸化膜が形成され
る間チャネルストップイオンの側面拡散によりアクティ
ブ領域が減少し、アクティブ領域の拡散層との接合容量
が増加するとともに、接合漏れ電流が増加することによ
り半導体装置の高集積化に対応するに限界が生じる。However, in such an integrated circuit to which the LOCOS method is applied, a bird's beak phenomenon of a field oxide film occurs in a boundary region between a field region and an active region, and the bird's beak phenomenon occurs in the active region and the bird's beak phenomenon occurs. Decrease. Furthermore, while the field oxide film is formed, the active region is reduced by the side diffusion of the channel stop ions, the junction capacitance between the active region and the diffusion layer is increased, and the junction leakage current is increased, thereby increasing the integration of the semiconductor device. There is a limit in responding to the change.
【0005】また、フィ−ルド酸化膜の厚さが隔離領域
のパタ−ンの大きさに依存性を持つので、隔離領域のパ
ターンが小さいフィールド酸化膜と、隔離領域のパター
ンが大きいフィールド酸化膜が同一の酸化条件で形成さ
れると隔離領域のパターンが小さいフィールド酸化膜の
厚さが隔離領域のパターンが大きいフィールド酸膜の厚
さより小さくなる。これはストレスが隔離領域のパター
ンの縁で集中されるからであると推測される。Also, since the thickness of the field oxide film depends on the size of the pattern in the isolation region, a field oxide film having a small pattern in the isolation region and a field oxide film having a large pattern in the isolation region are provided. Is formed under the same oxidation conditions, the thickness of the field oxide film having a small pattern in the isolation region becomes smaller than the thickness of the field oxide film having a large pattern in the isolation region. This is presumed to be because stress is concentrated at the edge of the pattern of the isolation region.
【0006】また、他の方法としては前述したような方
法でフィールド領域にフィールド酸化膜を形成した後チ
ャネルストップイオンを注入する方法がある。しかし、
このような方法においてもパターンの大きさによりフィ
ールド酸化膜の厚さの差が出るので、フィールド酸化膜
が厚い領域よりフィールド酸化膜が薄い領域でチャネル
ストップ用イオンがシリコン基板の表面からさらに深い
ところまで注入されるので、フィールド酸化膜がシリコ
ン基板の界面におけるチャネルストップイオンの濃度を
補うのが困難となって半導体装置の絶縁特性が不安定に
なる。As another method, there is a method of forming a field oxide film in a field region by the above-described method and then implanting channel stop ions. But,
Even in such a method, the thickness of the field oxide film varies depending on the size of the pattern. Therefore, it is difficult for the field oxide film to compensate for the concentration of channel stop ions at the interface of the silicon substrate, and the insulating characteristics of the semiconductor device become unstable.
【0007】これにより半導体装置の高集積化に効率よ
く対応するためにはパターンが小さいフィールド領域の
絶縁特性を改善するための新たな方法が提案された。こ
の方法のうち一つが単結晶シリコン基板のフィールド領
域にトレンチを形成してフィールドトランジスタの有効
チャネル長さを増加させることにより隔離領域の絶縁特
性を改善するトレンチ絶縁方法である。Accordingly, in order to efficiently cope with high integration of a semiconductor device, a new method for improving the insulation characteristics of a field region having a small pattern has been proposed. One of the methods is a trench isolation method in which a trench is formed in a field region of a single crystal silicon substrate to increase an effective channel length of a field transistor, thereby improving insulation characteristics of an isolation region.
【0008】このトレンチ絶縁方法は単結晶シリコン基
板のフィールド領域を異方性乾式エッチングして、その
フィールド領域にトレンチを形成した後、そのトレンチ
に多結晶シリコン層を埋め込んで酸化させる方法であ
る。あるいは、酸化による基板のストレスを減らすため
にトレンチの表面上に絶縁層を蒸着した後、多結晶シリ
コン層をトレンチに埋め込み、多結晶シリコン層を酸化
する方法である。This trench insulating method is a method in which a field region of a single crystal silicon substrate is anisotropically dry-etched, a trench is formed in the field region, and a polycrystalline silicon layer is buried in the trench and oxidized. Alternatively, in order to reduce the stress of the substrate due to oxidation, an insulating layer is deposited on the surface of the trench, and then the polysilicon layer is buried in the trench to oxidize the polysilicon layer.
【0009】このような従来のトレンチ絶縁方法を図1
に基づき説明すれば次のとおりである。図1aに示した
ように、先に単結晶シリコン基板1の全面に酸化膜(図
示せず)を形成してから通常のフォトリソグラフィ及び
エッチング工程でアクティブ領域に酸化膜を残し、パタ
ーンの大きさが相異なるフィールド領域上の酸化膜を取
り除いてそのフィールド領域の単結晶シリコン基板1の
表面を露出させる。FIG. 1 shows such a conventional trench insulating method.
It is as follows if it explains based on. As shown in FIG. 1A, an oxide film (not shown) is first formed on the entire surface of the single crystal silicon substrate 1, and then the oxide film is left in an active region by a normal photolithography and etching process. Removes an oxide film on a different field region to expose the surface of the single crystal silicon substrate 1 in that field region.
【0010】次いで、そのアクティブ領域に残された酸
化膜をマスクとしてその単結晶シリコン基板1を所定の
深さに異方性乾式エッチングして単結晶シリコン基板1
のフィールド領域にパターン大きさの相異なるトレンチ
2を形成した後、酸化膜を取り除く。引き続き、図1b
に示したように、化学蒸着法により単結晶シリコン基板
1の全面にパッド酸化膜3と窒化膜4を順次に蒸着す
る。その後、通常のフォトリソグラフィ及びエッチング
工程により前記窒化膜4をアクティブ領域のパッド酸化
膜3上にのみ残す。Then, the single-crystal silicon substrate 1 is anisotropically dry-etched to a predetermined depth using the oxide film left in the active region as a mask.
After the trenches 2 having different pattern sizes are formed in the field region, the oxide film is removed. Continuing, FIG.
As shown in (1), a pad oxide film 3 and a nitride film 4 are sequentially deposited on the entire surface of the single crystal silicon substrate 1 by a chemical vapor deposition method. After that, the nitride film 4 is left only on the pad oxide film 3 in the active region by a usual photolithography and etching process.
【0011】次いで、化学気相蒸着法を用いて酸化膜5
をパターンの小さいトレンチ2を十分に埋め込める厚さ
に窒化膜4とパッド酸化膜3上に蒸着する。それによっ
て、パターンの大きいトレンチ2上の酸化膜5の表面に
は陥没部が生ずる反面、パターンが小さいトレンチ2上
の酸化膜5の表面は平坦になる。その後、通常のフォト
リソグラフィによりパターンの大きいトレンチ上の酸化
膜5の陥没部上にのみ感光膜6を形成する。Next, the oxide film 5 is formed using a chemical vapor deposition method.
Is deposited on the nitride film 4 and the pad oxide film 3 to a thickness enough to bury the trench 2 having a small pattern. Thus, a depression is formed on the surface of the oxide film 5 on the trench 2 having a large pattern, but the surface of the oxide film 5 on the trench 2 having a small pattern is flattened. Thereafter, the photosensitive film 6 is formed only on the depression of the oxide film 5 on the trench having a large pattern by ordinary photolithography.
【0012】次いで、図2cに示したように、前記感光
膜6をマスクとして窒化膜4の表面が露出されるまで酸
化膜5をエッチバックする。この際、小さいパターンの
トレンチ内には酸化膜5が完全に埋め込まれるが、大き
いパターンのトレンチ内には酸化膜5が部分的に残る。
図2dに示したように、前記感光膜6を取り除いてから
化学蒸着法により前記窒化膜4と酸化膜5の表面上に酸
化膜7を蒸着する。このとき、前記酸化膜7の表面には
屈曲部8が存する。Next, as shown in FIG. 2C, the oxide film 5 is etched back using the photosensitive film 6 as a mask until the surface of the nitride film 4 is exposed. At this time, the oxide film 5 is completely buried in the trench of the small pattern, but the oxide film 5 partially remains in the trench of the large pattern.
As shown in FIG. 2D, after removing the photosensitive film 6, an oxide film 7 is deposited on the surfaces of the nitride film 4 and the oxide film 5 by a chemical vapor deposition method. At this time, a bent portion 8 exists on the surface of the oxide film 7.
【0013】引き続き、前記酸化膜7の屈曲部8を平坦
化するために感光膜9を前記酸化膜7上に塗布する。次
いで、図2eに示したように、前記感光膜9と酸化膜7
を同時にエッチバックして取り除く。それからアクティ
ブ領域の窒化膜4を取り除き、単結晶シリコン基板1の
表面が露出されるまでパッド酸化膜2をエッチングする
と共に、酸化膜5、7をエッチングする。したがって、
単結晶シリコン基板1のアクティブ領域とフィールド領
域が実際に平坦になる。Subsequently, a photosensitive film 9 is applied on the oxide film 7 to flatten the bent portion 8 of the oxide film 7. Next, as shown in FIG. 2E, the photosensitive film 9 and the oxide film 7 are formed.
At the same time etch back. Then, the nitride film 4 in the active region is removed, and the pad oxide film 2 is etched and the oxide films 5 and 7 are etched until the surface of the single crystal silicon substrate 1 is exposed. Therefore,
The active region and the field region of the single crystal silicon substrate 1 are actually flat.
【0014】しかし、従来の方法によりシリコントレン
チを形成するに際しては、狭いパターンと広いパターン
についてエッチング時マイクロローディング効果が現れ
る。すなわち、狭いトレンチは浅く、広いトレンチは深
く形成される深さ差が出る問題点が生ずる。また、トレ
ンチ内に絶縁膜を埋め込み平坦化するにおいて、補助パ
ターンとして感光膜を形成すると共にエッチバックして
取り除くので、感光膜と絶縁膜とのエッチング選択性が
類似でなければならないなど工程を調節し難い。However, when a silicon trench is formed by a conventional method, a micro-loading effect appears during etching of a narrow pattern and a wide pattern. That is, there is a problem in that a narrow trench is shallow, and a wide trench is formed deep, resulting in a difference in depth. In addition, in flattening the insulating film in the trench, a photosensitive film is formed as an auxiliary pattern and etched back to be removed, so that the etching selectivity between the photosensitive film and the insulating film must be similar. Difficult to do.
【0015】[0015]
【発明が解決しようとする課題】従って、本発明は前述
した問題点を解決するためのもので、トレンチを用いた
素子隔離方法においてトレンチ形成工程を容易にし、絶
縁膜埋め込み工程で埋め込んだ絶縁膜の平坦性を改善す
ることを目的とする。SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problem, and it is an object of the present invention to provide a method of isolating a device using a trench by facilitating a trench forming step and embedding an insulating film in an insulating film filling step. It is intended to improve the flatness of the substrate.
【0016】[0016]
【課題を解決するための手段】前述した目的を達成する
ために、本発明の半導体装置の製造方法は、基板の各フ
ィールド領域に一定間隔で同一の幅を有する複数個の第
1トレンチを形成する段階と、前記各第1トレンチの下
側の基板にチャネルストップイオン注入する段階と、前
記各第1トレンチ内に第1絶縁膜を平坦に埋め込む段階
と、前記各フィールド領域のうち各第1トレンチ間の基
板をエッチングして複数個の第2トレンチを形成する段
階と、前記第2トレンチ内に第2絶縁膜を平坦に埋め込
む段階を有することを特徴とする。In order to achieve the above-mentioned object, a method of manufacturing a semiconductor device according to the present invention comprises forming a plurality of first trenches having the same width at regular intervals in each field region of a substrate. Performing a step of implanting a channel stop ion into a substrate below each of the first trenches; burying a first insulating film in each of the first trenches in a flat manner; Etching a substrate between the trenches to form a plurality of second trenches; and burying a second insulating film in the second trenches.
【0017】[0017]
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。本発明はトレンチを用いた半導体
装置の素子分離領域の形成工程時、素子分離領域に形成
されるトレンチの広さが一定せず、それぞれ異なる場合
のシリコン基板のエッチングに関するものである。最初
に分離領域の広さにかかわらず、同じ幅を有するトレン
チをまず形成し、このトレンチ内に絶縁膜を埋め込ませ
た後、素子分離領域が割合広い部分にさらに第2のトレ
ンチをほぼ同等な幅を有するように形成し、この第2の
トレンチに絶縁膜を埋め込ませたものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. The present invention relates to etching of a silicon substrate in a case where the width of a trench formed in an element isolation region is not constant and different in a process of forming an element isolation region of a semiconductor device using a trench. First, regardless of the size of the isolation region, a trench having the same width is first formed, and an insulating film is buried in the trench. The second trench is formed to have a width, and an insulating film is buried in the second trench.
【0018】図3、4は本発明の一実施形態による半導
体装置の素子分離膜形成方法を工程順序通り示したもの
である。まず、図3aに示したように、半導体基板11
上に絶縁膜として、例えば酸化膜12を1000〜50
00オングストロームの厚さに形成する。フォトリソグ
ラフィ及びエッチング工程によりパターンの小さいフィ
ールド領域及び大きいパターンのフイールド領域の酸化
膜12を選択的に取り除く。FIGS. 3 and 4 show a method of forming an element isolation film of a semiconductor device according to an embodiment of the present invention in the order of steps. First, as shown in FIG.
For example, an oxide film 12 of 1000 to 50 is formed thereon as an insulating film.
It is formed to a thickness of 00 angstroms. The oxide film 12 in the field region of the small pattern and the field region of the large pattern is selectively removed by a photolithography and etching process.
【0019】その際、第1フィールド領域B1のパター
ンが小さく、第2フィールド領域B2のパターンが大き
いと仮定する。アクティブ領域Aと第1、第2フィール
ド領域B1、B2とを決めて、フィールド領域の酸化膜
を除去するが、第1フィールド領域B1の酸化膜12は
全部取り除き、第2フィールド領域B2の酸化膜12は
第1フィールド領域B1のパターン大きさで一定間隔で
複数箇所の酸化膜12を飛びとびに取り除く。従って、
酸化膜12はアクティブ領域Aに残るもとともに、第2
フィールド領域B2内で飛びとびに残る。第1のフィー
ルドでも複数の箇所で酸化膜を取り除くようにしても差
し支えない。At this time, it is assumed that the pattern of the first field region B1 is small and the pattern of the second field region B2 is large. The active region A and the first and second field regions B1 and B2 are determined and the oxide film in the field region is removed. However, the oxide film 12 in the first field region B1 is entirely removed and the oxide film in the second field region B2 is removed. Reference numeral 12 denotes a pattern size of the first field region B1, which removes the oxide film 12 at a plurality of locations at regular intervals. Therefore,
The oxide film 12 remains in the active region A and the second region.
It remains in the field area B2. The oxide film may be removed at a plurality of locations in the first field.
【0020】次いで、図3bに示したように、前記酸化
膜パターンをマスクとしてCH3 +O2 などのガスを用
いた等方性エッチングまたはCl2、SF6 などのガスを
用いた異方性エッチングにより露出された基板11を3
000〜5000オングストロームの深さにエッチング
して同等の幅を有する多数の第1トレンチ13を素子分
離領域に形成する。Next, as shown in FIG. 3B, isotropic etching using a gas such as CH 3 + O 2 or anisotropic etching using a gas such as Cl 2 or SF 6 using the oxide film pattern as a mask. The substrate 11 exposed by
A plurality of first trenches 13 having the same width are formed in the element isolation region by etching to a depth of 000 to 5000 angstroms.
【0021】引き続き、図2cに示したように、前記酸
化膜12をマスクとしてPyro(H2+O2)または水
蒸気などの酸化性雰囲気で800〜950℃で基板を熱
処理して各トレンチの底部及び内壁に100〜350オ
ングストロームのパッド酸化膜14を形成する。次い
で、前記酸化膜12をマスクとしてチャネルストップイ
オン注入を施す。例えば、N−フィールド領域に対する
チャネルストップとしてはB、BF2 などのイオンを3
0〜80KeVの加速電圧と2〜5E13/cm2 のド
ーズでイオン注入して前記パッド酸化膜14の下部の半
導体基板11内にチャネルストップイオン注入層を形成
する。[0021] Subsequently, as shown in FIG. 2c, the oxide film 12 Pyro as a mask (H 2 + O 2) or the bottom of the trench by heat-treating the substrate at 800 to 950 ° C. in an oxidizing atmosphere such as water vapor Then, a pad oxide film 14 of 100 to 350 angstroms is formed on the inner wall. Next, channel stop ion implantation is performed using the oxide film 12 as a mask. For example, a channel stop for N- field region B, and ions such as BF 2 3
Ion implantation is performed at an acceleration voltage of 0 to 80 KeV and a dose of 2 to 5E13 / cm 2 to form a channel stop ion implantation layer in the semiconductor substrate 11 below the pad oxide film 14.
【0022】次ぎに、図3dに示したように、前記酸化
膜12とパッド酸化膜14をHFの含まれた溶液で湿式
エッチングして取り除いたり、あるいは取り除かずその
まま絶縁膜、例えば、酸化膜を前記トレンチの深さの半
分より厚く基板上に堆積されるように蒸着してトレンチ
を埋め込んだ後、堆積厚さ以上にエッチバックしてシリ
コン基板の表面と素子分離領域の表面が水平になるよう
に平坦化させて第1トレンチプラグ16を形成する。Next, as shown in FIG. 3D, the oxide film 12 and the pad oxide film 14 are removed by wet etching with a solution containing HF, or an insulating film, for example, an oxide film is directly removed without removal. After the trench is buried by being deposited on the substrate so as to be thicker than half the depth of the trench, the silicon substrate surface and the surface of the element isolation region are etched back by more than the deposition thickness so as to be horizontal. To form a first trench plug 16.
【0023】次いで、図4eに示したように、基板上に
感光膜17を塗布した後、フォトリソグラフィでアクテ
ィブ領域Aと第1フィールド領域B1及び第2フィール
ドのアクティブ領域Aに隣接するプラグをマスキング
し、第2フィールド領域B2の他の部分の基板を露出さ
せる。上記実施形態においては感光膜17は上記のよう
に残すが、アクティブ領域と大1フィールド領域だけに
残すようにしてもよい。またアクティブ領域のみに感光
膜を残すようにしてもよい。Next, as shown in FIG. 4E, after a photosensitive film 17 is applied on the substrate, the active region A and the plugs adjacent to the active region A of the first field region B1 and the second field are masked by photolithography. Then, the substrate in the other part of the second field region B2 is exposed. In the above embodiment, the photosensitive film 17 is left as described above, but may be left only in the active area and the large one field area. Alternatively, the photosensitive film may be left only in the active area.
【0024】図4fに示したように、前記感光膜17を
マスクとして露出された基板11をエッチングする。こ
の際、第2フィールド領域B2の前記第1トレンチプラ
グ16もマスクとして作用して実際に同等な幅を有する
第2トレンチ18が第2フィールド領域B2に形成され
る。As shown in FIG. 4F, the exposed substrate 11 is etched using the photosensitive film 17 as a mask. At this time, the first trench plug 16 in the second field region B2 also acts as a mask, and a second trench 18 having an actually equal width is formed in the second field region B2.
【0025】次いで、図4gに示したように、前記感光
膜を取り除いた後、絶縁膜として例えば酸化膜19を前
記第2トレンチの深さの半分より厚く基板上に堆積され
るように蒸着してトレンチを埋め込む。図4hに示した
ように、前記酸化膜19をエッチバックしてシリコン基
板の表面と素子分離領域の表面とが水平となるように平
坦化させることにより第2トレンチプラグ20を形成す
る。Next, as shown in FIG. 4g, after removing the photosensitive film, an oxide film 19, for example, is deposited as an insulating film so as to be deposited on the substrate so as to be thicker than half the depth of the second trench. And fill the trench. As shown in FIG. 4H, the second trench plug 20 is formed by etching back the oxide film 19 and flattening the surface of the silicon substrate and the surface of the element isolation region so as to be horizontal.
【0026】これにより、割合狭い第1フィールド領域
B1のトレンチに埋め込まれた第1トレンチプラグ16
による素子分離膜と、割合広い第2フィールド領域B2
のトレンチ内に埋め込まれた第1トレンチプラグ16及
び第2トレンチプラグ20よりなる素子分離膜が形成さ
れる。As a result, the first trench plug 16 buried in the trench of the first field region B1 which is relatively narrow
And a second field region B2 having a large proportion
An element isolation film composed of the first trench plug 16 and the second trench plug 20 embedded in the trench is formed.
【0027】次いで、図5に基づき本発明の他の実施形
態による半導体装置の素子分離膜形成方法を説明する。
前記実施形態の図4fまでの工程を行った後感光膜17
を取り除いた後、図5aに示したように、基板の全面に
絶縁膜として、例えば酸化膜を熱酸化方法または蒸着法
で100〜500オングストロームの厚さに形成してパ
ッド酸化膜21を形成した後、その上に流動性ある絶縁
膜22として流動性ある酸化膜を第2トレンチ18を十
分に埋め込める程度の厚さに形成する。Next, a method for forming an isolation film of a semiconductor device according to another embodiment of the present invention will be described with reference to FIG.
After performing the steps up to FIG.
Then, as shown in FIG. 5A, a pad oxide film 21 was formed on the entire surface of the substrate by forming an oxide film, for example, to a thickness of 100 to 500 Å by a thermal oxidation method or a vapor deposition method as an insulating film. Thereafter, a fluid oxide film is formed thereon as a fluid insulating film 22 to a thickness enough to fill the second trench 18 sufficiently.
【0028】次いで、図5bに示したように、前記流動
性ある絶縁膜22をN2 やArガスを含む不活性雰囲気
またはPyro(H2 +O2)または水蒸気やO2 などの
酸化性雰囲気で600℃以上で熱処理して表面の屈曲を
緩やかに流動させた後、エッチバックしてシリコン基板
の表面と素子分離領域の表面が水平となるように平坦化
させることにより、割合狭い第1フィールド領域B1の
トレンチに埋め込まれた第1トレンチプラグ16による
素子分離膜と割合広い第2フィールド領域B2のトレン
チ内に埋め込まれた第1トレンチプラグ16と流動性あ
る絶縁膜22よりなる素子分離膜を形成する。Next, as shown in FIG. 5B, the fluid insulating film 22 is formed in an inert atmosphere containing N 2 or Ar gas or Pyro (H 2 + O 2 ) or an oxidizing atmosphere such as steam or O 2. After heat treatment at 600 ° C. or more to make the surface bend gently flow, it is etched back and flattened so that the surface of the silicon substrate and the surface of the element isolation region are horizontal. An element isolation film composed of the first trench plug 16 embedded in the trench B1 and an element isolation film composed of the first trench plug 16 embedded in the trench of the second field region B2 and the fluid insulating film 22 having a large proportion are formed. I do.
【0029】[0029]
【発明の効果】以上述べたように、本発明は素子分離領
域にトレンチを形成するための基板エッチング工程時素
子分離領域の大きさにかかわらず同等な幅でトレンチを
形成することによりマイクロローディング効果を防止で
き、工程の均一性及び再現性が改善される。また、トレ
ンチ内に絶縁膜を埋め込ませて平坦化する過程において
実際に同等な幅のトレンチを絶縁膜の蒸着及びエッチバ
ックという一貫性ある工程により絶縁膜を埋め込むこと
によりマイクロローディング効果を防止でき、工程の均
一性及び再現性を改善させうる。As described above, the present invention provides a micro-loading effect by forming a trench with the same width regardless of the size of the element isolation region during the substrate etching process for forming the trench in the element isolation region. Can be prevented, and the uniformity and reproducibility of the process can be improved. In addition, in the process of burying the insulating film in the trench and flattening, the microloading effect can be prevented by burying the insulating film by a consistent process of depositing and etching back the insulating film in the trench of the same width actually, Process uniformity and reproducibility can be improved.
【図1】 従来の半導体装置の素子分離膜の形成方法を
示した工程順序図である。FIG. 1 is a process sequence diagram showing a method for forming an element isolation film of a conventional semiconductor device.
【図2】 従来の半導体装置の素子分離膜の形成方法を
示した工程順序図である。FIG. 2 is a process sequence diagram showing a conventional method for forming an element isolation film of a semiconductor device.
【図3】 本発明の第1実施形態の素子分離膜の形成方
法を示した工程順序図である。FIG. 3 is a process sequence diagram illustrating a method for forming an element isolation film according to the first embodiment of the present invention.
【図4】 本発明の第1実施形態の素子分離膜の形成方
法を示した工程順序図である。FIG. 4 is a process sequence diagram illustrating a method for forming an element isolation film according to the first embodiment of the present invention.
【図5】 本発明の第2実施形態の素子分離膜の形成方
法を示した工程順序図である。FIG. 5 is a process sequence diagram showing a method for forming an element isolation film according to a second embodiment of the present invention.
11 半導体基板 12、19 酸化膜 13 第1トレンチ 14、21 パッド酸化膜 15 チャネルストップイオン注入層 16 第1トレンチプラグ 17 感光膜 18 第2トレンチ 20 第2トレンチプラグ 22 流動性ある絶縁膜 A アクティブ領域 B1 割合狭い素子分離領域 B2 割合広い素子分離領域 DESCRIPTION OF SYMBOLS 11 Semiconductor substrate 12, 19 Oxide film 13 First trench 14, 21 Pad oxide film 15 Channel stop ion implantation layer 16 First trench plug 17 Photosensitive film 18 Second trench 20 Second trench plug 22 Fluid insulating film A Active area B1 Element isolation region with a narrower ratio B2 Element isolation region with a wider ratio
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/76 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 21/76
Claims (3)
広い幅を有する第2フィールド領域にフィールド絶縁膜
を形成する半導体装置の製造方法において、前記第1フィールド領域と 同一の幅を有する第1トレン
チを、前記第1フィールド領域には1個形成し、前記第
2フィールド領域には複数個形成する段階と、 前記各第1トレンチの下側の基板にチャネルストップイ
オン注入する段階と、 前記各第1トレンチ内に第1絶縁膜を平坦に埋め込む段
階と、 前記第2フィールド領域において前記第1絶縁膜が形成
された第1トレンチの間の基板をエッチングして複数個
の第2トレンチを形成する段階と、前記基板の全面に第2絶縁膜を形成する段階と、 前記各第2トレンチが埋め込まれるように前記第2絶縁
膜上に流動性絶縁膜を形成する段階と、 前記流動性絶縁膜を熱処理する段階と、 前記流動性絶縁膜をエッチバックして前記基板の表面と
同じ高さに平坦化させる段階とを 有することを特徴とす
る半導体装置の製造方法。A first field region having a narrow width;
The method of manufacturing a semiconductor device for forming a field insulating film on the second field region has a width, a first trench that having a same width as the first field region, one formed in the first field region And the second
Forming two or more in the two-field region ; implanting channel stop ions into a substrate below each of the first trenches; burying a first insulating film in each of the first trenches flat; The first insulating film is formed in a second field region
Forming a first plurality of second trenches substrate is etched during the trench that is, forming a second insulating film on the entire surface of the substrate, wherein as the second trenches are filled The second insulation
Forming a flowable insulating film on the film, heat treating the flowable insulating film, etching back the flowable insulating film to form a surface of the substrate;
Flattening to the same height .
ド領域では一定幅を有し一定間隔で残るように前記絶縁
膜をパターニングする段階と、 前記パターニングされた絶縁膜をマスクとして露出され
た基板を所定深さにエッチングする段階とを有すること
を特徴とする請求項1に記載の半導体装置の製造方法。2. The step of forming the first trench includes forming an insulating film on a semiconductor substrate, leaving the insulating film on the entire surface of the active region, and leaving the insulating film at a constant width and a constant interval in the field region. 2. The method of claim 1, further comprising: patterning the insulating film; and etching the exposed substrate to a predetermined depth using the patterned insulating film as a mask.
縁膜をマスクとして用いて露出された基板部位をエッチ
ングする段階とを有することを特徴とする請求項1に記
載の半導体装置の製造方法。3. The step of forming the second trench includes forming a mask over an active region, and exposing the mask using the mask and a first insulating layer embedded in the first trench as a mask. And etching the substrate portion.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950012900A KR0151267B1 (en) | 1995-05-23 | 1995-05-23 | Manufacturing method of semiconductor |
KR12900/1995 | 1995-05-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0955421A JPH0955421A (en) | 1997-02-25 |
JP2955838B2 true JP2955838B2 (en) | 1999-10-04 |
Family
ID=19415143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8044103A Expired - Fee Related JP2955838B2 (en) | 1995-05-23 | 1996-02-07 | Method for manufacturing semiconductor device |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2955838B2 (en) |
KR (1) | KR0151267B1 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3638778B2 (en) | 1997-03-31 | 2005-04-13 | 株式会社ルネサステクノロジ | Semiconductor integrated circuit device and manufacturing method thereof |
JP2003158205A (en) * | 2001-11-26 | 2003-05-30 | Hitachi Ltd | Semiconductor device and its manufacturing method |
KR20040031994A (en) * | 2002-10-08 | 2004-04-14 | 주식회사 하이닉스반도체 | Fabrication method for field stopper in semiconductor device |
JP2005303253A (en) * | 2004-03-18 | 2005-10-27 | Fuji Electric Device Technology Co Ltd | Manufacturing method of semiconductor device |
TWI401749B (en) * | 2004-12-27 | 2013-07-11 | Third Dimension 3D Sc Inc | Process for high voltage superjunction termination |
KR101575818B1 (en) | 2009-08-18 | 2015-12-08 | 삼성전자주식회사 | Method Of Forming Active Region Structure |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5848437A (en) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | Manufacture of semiconductor device |
JPS63228731A (en) * | 1987-03-18 | 1988-09-22 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1995
- 1995-05-23 KR KR1019950012900A patent/KR0151267B1/en not_active IP Right Cessation
-
1996
- 1996-02-07 JP JP8044103A patent/JP2955838B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR0151267B1 (en) | 1998-12-01 |
JPH0955421A (en) | 1997-02-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100213196B1 (en) | Trench device separation | |
JPH0555364A (en) | Method of forming isolating film of semiconductor element | |
JPH0513566A (en) | Manufacture of semiconductor device | |
JPH088297B2 (en) | Element isolation method for semiconductor device | |
JP2802600B2 (en) | Method for manufacturing semiconductor device | |
JP2960925B2 (en) | Semiconductor device and manufacturing method thereof | |
JPH10303291A (en) | Semiconductor device and its manufacture | |
JP2955838B2 (en) | Method for manufacturing semiconductor device | |
JPH11145273A (en) | Manufacture of semiconductor device | |
KR0161430B1 (en) | Method for trench | |
JP3628362B2 (en) | Method for manufacturing isolation structure of semiconductor device | |
JPH07111288A (en) | Forming method for element separation | |
JPH1092806A (en) | Method of forming semiconductor element isolation region | |
US5541136A (en) | Method of forming a field oxide film in a semiconductor device | |
JP3190144B2 (en) | Manufacturing method of semiconductor integrated circuit | |
KR100204022B1 (en) | Method for forming an element isolation region in a semiconductor device | |
KR940001813B1 (en) | Isolation method and device of semiconductor | |
JPS63228732A (en) | Manufacture of semiconductor device | |
KR19990003879A (en) | Method of forming device isolation film in semiconductor device | |
JPH0521592A (en) | Manufacture of semiconductor device and semiconductor device | |
KR0144026B1 (en) | Forming method of element isolation | |
JP4384269B2 (en) | Element isolation method for semiconductor device | |
KR0135068B1 (en) | Method of forming active well on the semiconductor device | |
JP3958454B2 (en) | Method for forming isolation film of semiconductor element | |
KR100190375B1 (en) | Method of forming an element isolation film in a semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070723 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |