JPS60117677A - ヘテロ接合電界効果半導体装置 - Google Patents
ヘテロ接合電界効果半導体装置Info
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- JPS60117677A JPS60117677A JP22443583A JP22443583A JPS60117677A JP S60117677 A JPS60117677 A JP S60117677A JP 22443583 A JP22443583 A JP 22443583A JP 22443583 A JP22443583 A JP 22443583A JP S60117677 A JPS60117677 A JP S60117677A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、２次元電子ガス層を利用して高速化を図つた
ヘテロ接合電界効果半導体装置の改良に関する。
ヘテロ接合電界効果半導体装置の改良に関する。
従来技術と問題点
一般に、高濃度にドープされた半導体中の不純物ドナー
から供給された電子を電子親和力がより大きいノン・ド
ープの半導体中に遷移させることに依り、不純物散乱の
影響を極力低減させ、これに依り高電子移動度の２次元
電子ガス層を得て、これをチャネルとして用いるヘテロ
接合電界効果半導体装置が知られている。
から供給された電子を電子親和力がより大きいノン・ド
ープの半導体中に遷移させることに依り、不純物散乱の
影響を極力低減させ、これに依り高電子移動度の２次元
電子ガス層を得て、これをチャネルとして用いるヘテロ
接合電界効果半導体装置が知られている。
現在、との種の電界効果半導体装置として実現している
のは、Ａ ｊｌ！ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ
ｓ系のみであり、これは、高濃度にドープされたＡ ｌ
ｌ Ｇ ａ Ａ、 ｓ層を電子供給層とし、ＧａＡｓ層
をチャネルとする所謂選択ドープ構造であり、また、こ
のような構造に加えて、前記ＡｌＧａＡｓ層を界面近傍
で量子井戸（ｑｕａｎｔｕｍ ｗｅ ｌ ｌ）構造とす
るものも知られている。
のは、Ａ ｊｌ！ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ
ｓ系のみであり、これは、高濃度にドープされたＡ ｌ
ｌ Ｇ ａ Ａ、 ｓ層を電子供給層とし、ＧａＡｓ層
をチャネルとする所謂選択ドープ構造であり、また、こ
のような構造に加えて、前記ＡｌＧａＡｓ層を界面近傍
で量子井戸（ｑｕａｎｔｕｍ ｗｅ ｌ ｌ）構造とす
るものも知られている。
然し乍ら、このＡ Ｉｔ Ｇ ａ Ａ ｓ ／ Ｇ ａ
Ａ ｓ系電界効果半導体装置も完成されたものではな
く、未だ、多くの隘路が残されている。
Ａ ｓ系電界効果半導体装置も完成されたものではな
く、未だ、多くの隘路が残されている。
例えば、ＡＡＧａＡｓは純度の面など結晶的に見て完全
なものではなく、従って、エネルギ・バンドの中に深い
単位を作る欠陥がかなり含まれ、そして、Ａβの含有率
が高くなるとドナー・レベルが深くなるなどの問題もあ
る。
なものではなく、従って、エネルギ・バンドの中に深い
単位を作る欠陥がかなり含まれ、そして、Ａβの含有率
が高くなるとドナー・レベルが深くなるなどの問題もあ
る。
また、ＡＡＧａＡｓを成長するには、ＭＢＥ（ｍｏｌｅ
ｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法或いはＭＯ
ＣＶＤ （ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法などが
適用されるが、ＭＢＥ法に依った場合、結晶内でＧａを
均一に分散させることは困難であって塊になり易く、し
かも、量産に適しないなどの問題があり、そして、ＭＯ
ＣＶＤ法に依った場合、アルシン（ＡｓＨ３）、トリメ
チル・ガリウム、トリメチル・アルミニウムなどの有毒
ガスを取り扱う必要がある為、安全面に多大の費用を要
することになる。
ｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法或いはＭＯ
ＣＶＤ （ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法などが
適用されるが、ＭＢＥ法に依った場合、結晶内でＧａを
均一に分散させることは困難であって塊になり易く、し
かも、量産に適しないなどの問題があり、そして、ＭＯ
ＣＶＤ法に依った場合、アルシン（ＡｓＨ３）、トリメ
チル・ガリウム、トリメチル・アルミニウムなどの有毒
ガスを取り扱う必要がある為、安全面に多大の費用を要
することになる。
このように、／’ｊ！ＧａＡｓを用いることには、多（
の問題が内包されてはいるものの、ＡβＧａＡ Ｓ ／
Ｇ ａ Ａ ｓ光半導体装置の大きな利点は、半導体
基板にＧａＡｓを用いていることである。
の問題が内包されてはいるものの、ＡβＧａＡ Ｓ ／
Ｇ ａ Ａ ｓ光半導体装置の大きな利点は、半導体
基板にＧａＡｓを用いていることである。
即ち、ＧａＡｓは半導体基板としての研究の歴史も古く
、チャネルとして使用する場合の純度も問題はなく、極
めて良質なものが得られるので、近い将来、この種の半
導体装置をラインにのせて量産する際の大きな利点にな
るであろうと考えられる。
、チャネルとして使用する場合の純度も問題はなく、極
めて良質なものが得られるので、近い将来、この種の半
導体装置をラインにのせて量産する際の大きな利点にな
るであろうと考えられる。
そこで、半導体基板としてＧａＡｓを用い、その上に成
長させる半導体層としては、ＧａＡｓと格子定数が一致
し、しかも、／ｌを含まない組成の半導体があれば好都
合であると考えられよう。
長させる半導体層としては、ＧａＡｓと格子定数が一致
し、しかも、／ｌを含まない組成の半導体があれば好都
合であると考えられよう。
そのような半導体としてはＩ ｎＧａＡｓ Ｐが存在す
る。然し乍ら、その系統のもので、最もヘテロ接合のバ
リアが高いとされているＩｎｏ、４ａＧａｏ、ｓｚＰで
あっても０．２６ （ｅＶ）程度にしかならない。
る。然し乍ら、その系統のもので、最もヘテロ接合のバ
リアが高いとされているＩｎｏ、４ａＧａｏ、ｓｚＰで
あっても０．２６ （ｅＶ）程度にしかならない。
発明の目的
本発明は、信頬性が高いＧａＡｓ半導体基板を用い、Ａ
ＡＧａＡｓ半導体層を用いることなく、ＧａＡｓＰ半導
体層を用い、しかも、ヘテロ接合のバリア・ハイドも充
分に高くすることができるようにし、また、製造する際
には従来から実績のある量産向きの技術を適用すること
が可能であるようにする。
ＡＧａＡｓ半導体層を用いることなく、ＧａＡｓＰ半導
体層を用い、しかも、ヘテロ接合のバリア・ハイドも充
分に高くすることができるようにし、また、製造する際
には従来から実績のある量産向きの技術を適用すること
が可能であるようにする。
発明の構成
本発明のへテロ接合電界効果半導体装置に於いては、チ
ャネルとなる２次元電子ガス層が生成されるＧａＡｓ半
導体層上にドープされたＧａＡｓＰ半導体薄膜及びＧａ
Ａｓ半導体薄膜を交互に成長して構成された多層半導体
層が設けられてなる構造を採っている。
ャネルとなる２次元電子ガス層が生成されるＧａＡｓ半
導体層上にドープされたＧａＡｓＰ半導体薄膜及びＧａ
Ａｓ半導体薄膜を交互に成長して構成された多層半導体
層が設けられてなる構造を採っている。
一般に、基板等に格子整合しない半導体の薄膜と前記基
板等に格子整合する半導体の薄膜とを交互に積層し、格
子整合しない半導体層をミスフィツト・ディスロケーシ
ョンを発生することなしに成長させることは既に知られ
ている。
板等に格子整合する半導体の薄膜とを交互に積層し、格
子整合しない半導体層をミスフィツト・ディスロケーシ
ョンを発生することなしに成長させることは既に知られ
ている。
前記各薄膜に於いても、その厚みを適正に選択すること
に依って、ＧａＡＳＰとＧａＡｓとの格子定数が異なっ
ていても、ミスフィツト・ディスロケーションを発生す
ることなく成長可能であり、そして、それ等薄膜の成長
には従来からＭＥＳ−ＦＥＴなどの製造で、量産実績が
ある気相成長法（ＶＰＥ法）を適用することができる。
に依って、ＧａＡＳＰとＧａＡｓとの格子定数が異なっ
ていても、ミスフィツト・ディスロケーションを発生す
ることなく成長可能であり、そして、それ等薄膜の成長
には従来からＭＥＳ−ＦＥＴなどの製造で、量産実績が
ある気相成長法（ＶＰＥ法）を適用することができる。
前記のようにして形成されたＧａＡｓＰとＧａＡｓとの
間の伝導帯間の差は極めて大きい。
間の伝導帯間の差は極めて大きい。
発明の実施例
第１図は本発明一実施例の要部切断側面図である。
図に於いて、１は半絶縁性ＧａＡｓ基板、２はノン・ド
ープＧａＡｓ半導体層、３はノン・ドープＧａＡｓｏ、
ｓＰｏ、ｓ半導体薄膜、４はノン・ドープＧａＡｓ半導
体薄膜、５はドープＧ ａ Ａ ｓ ｏ、ｓ Ｐ ｏ、
ｓ半導体薄膜＋ノン・ドープＧａＡｓ半導体薄膜からな
る半導体層、６及び７は金・ゲルマニウム／金（Ａｕ・
ゲルマニウム／Ａｕ）からなるソース電極及びドレイン
電極、８はアルミニウム（Ａ１）からなるゲート電極を
それぞれ示している。
ープＧａＡｓ半導体層、３はノン・ドープＧａＡｓｏ、
ｓＰｏ、ｓ半導体薄膜、４はノン・ドープＧａＡｓ半導
体薄膜、５はドープＧ ａ Ａ ｓ ｏ、ｓ Ｐ ｏ、
ｓ半導体薄膜＋ノン・ドープＧａＡｓ半導体薄膜からな
る半導体層、６及び７は金・ゲルマニウム／金（Ａｕ・
ゲルマニウム／Ａｕ）からなるソース電極及びドレイン
電極、８はアルミニウム（Ａ１）からなるゲート電極を
それぞれ示している。
次に、第１図に見られる実施例を製造する場合の工程に
ついて説明する。
ついて説明する。
先ず、ＶＰＥ法を適用しく以下の結晶成長に於いても同
様とする）、半絶縁性ＧａＡｓ基板ｌ上にノン・ドープ
ＧａＡｓ半導体層２を厚さ例えば２〜３〔μｍ〕程度に
成長させる。
様とする）、半絶縁性ＧａＡｓ基板ｌ上にノン・ドープ
ＧａＡｓ半導体層２を厚さ例えば２〜３〔μｍ〕程度に
成長させる。
次に、ノン・ドープＧ ａ Ａ ｓ ｏ、ｓ Ｐ ｏ、
ｓ半導体薄膜３を厚さ例えば１００〔人〕程度に成長さ
せる。
ｓ半導体薄膜３を厚さ例えば１００〔人〕程度に成長さ
せる。
次に、ノン・ドープＧａＡｓ半導体″ｔｍＭ４をＪ７さ
例えば２０〔人〕程度に成長させる。
例えば２０〔人〕程度に成長させる。
次に、ドープＧ ａ Ａ Ｓ Ｏ，５Ｐ ｏ、ｓ半導体
薄膜を厚さ例えば１００〔人〕程度に、その上にノン・
ドープＧａＡｓ半導体薄膜を厚さ例えば２０Ｃ人〕程度
に成長させ、そして、この成長を繰り返すことに依り、
厚さ例えば５００ 〔人〕程度の半導体層５とする。
薄膜を厚さ例えば１００〔人〕程度に、その上にノン・
ドープＧａＡｓ半導体薄膜を厚さ例えば２０Ｃ人〕程度
に成長させ、そして、この成長を繰り返すことに依り、
厚さ例えば５００ 〔人〕程度の半導体層５とする。
ここで成長させるドープＧ ａ Ａ ｓ ｏ、ｓ Ｐ
ｏ、ｓ半導体薄膜のドーパントはシリコン（Ｓｔ）であ
る為、モノシラン（Ｓ ｉ Ｈ４）を用いる。尚、この
場合のドーピング・レベルはｌＸｌ０Ｉ”（個／ｃｍ−
”）程度である。
ｏ、ｓ半導体薄膜のドーパントはシリコン（Ｓｔ）であ
る為、モノシラン（Ｓ ｉ Ｈ４）を用いる。尚、この
場合のドーピング・レベルはｌＸｌ０Ｉ”（個／ｃｍ−
”）程度である。
次に、蒸着法を適用することに依って、Ａｕ・Ｇ ｅ
／ Ａ ｕ膜を形成し、それを適当なりソグラフィ技術
を適用しバターニングしてがら温度４５０〔℃〕、時間
２〔分〕の合金化熱処理を行ないソース電極６及びドレ
イン電極７を形成する。
／ Ａ ｕ膜を形成し、それを適当なりソグラフィ技術
を適用しバターニングしてがら温度４５０〔℃〕、時間
２〔分〕の合金化熱処理を行ないソース電極６及びドレ
イン電極７を形成する。
次に、再び蒸着法を適用して、Ａβ膜を形成し、それを
適当なりソグラフィ技術にてパターニングしてゲート電
極８を形成する。
適当なりソグラフィ技術にてパターニングしてゲート電
極８を形成する。
前記製造工程に於ける結晶の成長には、第２図に見られ
るようなＶＰＥ装置を使用すると良い。
るようなＶＰＥ装置を使用すると良い。
図に於いて、１１は反応管、ＩＩＡは第１の反応室、Ｉ
ＩＢは第２の反応室、１２及び１３はガス供給管、１４
は排気管、１５は基板ボルダ、１６及び１７はＧａソー
ス、１８は基板をそれぞれ示している。
ＩＢは第２の反応室、１２及び１３はガス供給管、１４
は排気管、１５は基板ボルダ、１６及び１７はＧａソー
ス、１８は基板をそれぞれ示している。
この装置では、基板ボルダ１５が可動であり、基板１８
を必要に応じて第１の反応室１１Ａ或いはＩＩＢに持ち
来すことができるようになっている。
を必要に応じて第１の反応室１１Ａ或いはＩＩＢに持ち
来すことができるようになっている。
また、ガス供給管１２からＨ２＋ Ａ ｓ Ｃ７！３
’＋ＰＣ／ ３ （＋Ｓ ｉ Ｈ４）の混合ガスを供給
し、ガス供給管１３からはＨ２＋ＡＳＣβ３の混合ガス
を供給し得るようになっている。
’＋ＰＣ／ ３ （＋Ｓ ｉ Ｈ４）の混合ガスを供給
し、ガス供給管１３からはＨ２＋ＡＳＣβ３の混合ガス
を供給し得るようになっている。
従って、第１の反応室１１ＡではＧａＡｓＰ半導体薄膜
を、また、第２の反応室１１ＢではＧａＡｓ半導体薄膜
を成長させることができるので、基板ホルダ１５上の基
板１８を第１の反応室１１Ａと第２の反応室１１Ｂに交
互に存在するように操作し、且つ、ドーパントを適宜供
給し或いは遮断することに依って第１図に関して説明し
たような所望の半導体層を成長させることができる。
を、また、第２の反応室１１ＢではＧａＡｓ半導体薄膜
を成長させることができるので、基板ホルダ１５上の基
板１８を第１の反応室１１Ａと第２の反応室１１Ｂに交
互に存在するように操作し、且つ、ドーパントを適宜供
給し或いは遮断することに依って第１図に関して説明し
たような所望の半導体層を成長させることができる。
ところで、 ＶＰＥ法にて成長させることが可能なＧａ
ＡｓＰ半導体薄膜はＧａＡｓ半導体薄膜と格子定数が大
きく異なっているが、Ｑ ａ Ａ Ｓ Ｏ，ｓｐ ｏ、
ｓ半導体薄膜の場合、厚さが２５０ 〔人〕以下であれ
ば、ＧａＡｓ層上にミスフィツト・ディスロケーション
を発生することなく成長させることができる。尚、ドー
プＧ ａ Ａ ｓ ｏ、ｓ Ｐ ｏ、ｓ半導体薄膜とノ
ン・ドープＧａＡｓ半導体薄膜とが交互に積層された場
合の層厚は３００〜５００〔人〕程度を必要とするので
、Ｇ ａ Ａ ｓ ｏ、ｓ Ｐ ｏ、ｓ半導体薄膜は少
なくとも２層形成する必要がある。
ＡｓＰ半導体薄膜はＧａＡｓ半導体薄膜と格子定数が大
きく異なっているが、Ｑ ａ Ａ Ｓ Ｏ，ｓｐ ｏ、
ｓ半導体薄膜の場合、厚さが２５０ 〔人〕以下であれ
ば、ＧａＡｓ層上にミスフィツト・ディスロケーション
を発生することなく成長させることができる。尚、ドー
プＧ ａ Ａ ｓ ｏ、ｓ Ｐ ｏ、ｓ半導体薄膜とノ
ン・ドープＧａＡｓ半導体薄膜とが交互に積層された場
合の層厚は３００〜５００〔人〕程度を必要とするので
、Ｇ ａ Ａ ｓ ｏ、ｓ Ｐ ｏ、ｓ半導体薄膜は少
なくとも２層形成する必要がある。
また、Ｇ ａ Ａ ｓ Ｑ、Ｓ Ｐ ０．５とＧａＡｓ
との間の伝導帯間の差は０．４ （ｅＶ）程度であって
、現在、多用されているＡ Ｉｔ ｏ、３Ｇ ａ □、
７Ａ ｓとＧａＡｓとの間のそれが０．３ （ｅＶ）程
度であるから、それに比較するとチャネルとなる２次元
電子ガスに依る閉じ込めが有利であることが理解されよ
う。
との間の伝導帯間の差は０．４ （ｅＶ）程度であって
、現在、多用されているＡ Ｉｔ ｏ、３Ｇ ａ □、
７Ａ ｓとＧａＡｓとの間のそれが０．３ （ｅＶ）程
度であるから、それに比較するとチャネルとなる２次元
電子ガスに依る閉じ込めが有利であることが理解されよ
う。
そこで、本発明では、チャネルとなるＧａＡｓ半導体層
２上には、ノン・ドープＧａＡｓ Ｐ半導体薄膜３をミ
スフィツト・ディスロケーションを生じない範囲の厚み
を以て成長させ、その上にノン・ドープＧａＡｓ半導体
薄膜４を成長させ、その次からは、ドープＧ ａ Ａ
ｓ ｏ、ｓ Ｐ ｏ、ｓ半導体薄膜とノン・ドープＧａ
Ａｓ半導体薄膜とを交互に成長して積層するようにして
いるものである。
２上には、ノン・ドープＧａＡｓ Ｐ半導体薄膜３をミ
スフィツト・ディスロケーションを生じない範囲の厚み
を以て成長させ、その上にノン・ドープＧａＡｓ半導体
薄膜４を成長させ、その次からは、ドープＧ ａ Ａ
ｓ ｏ、ｓ Ｐ ｏ、ｓ半導体薄膜とノン・ドープＧａ
Ａｓ半導体薄膜とを交互に成長して積層するようにして
いるものである。
第３図は第１図に関して説明した実施例に於けるエネル
ギ・バンド・ダイアダラムである。
ギ・バンド・ダイアダラムである。
ドープＧ ａ Ａ ｓ ｏ、ｓ Ｐ ｏ、ｓ半導体薄膜
とノン・ドープＧａＡｓ半導体薄膜とを積層した半導体
層ではウェル中の基底準位がウェル幅２０ 〔人〕でＧ
ａＡｓ半導体薄膜上０．４ （ｅＶ）にくるので、ウェ
ル幅を２０〔人〕程度にすれば前記積層した半導体層に
電子がたまり込むことばない。
とノン・ドープＧａＡｓ半導体薄膜とを積層した半導体
層ではウェル中の基底準位がウェル幅２０ 〔人〕でＧ
ａＡｓ半導体薄膜上０．４ （ｅＶ）にくるので、ウェ
ル幅を２０〔人〕程度にすれば前記積層した半導体層に
電子がたまり込むことばない。
前記実施例に於いては、ノン・ドープＧａＡｓ半導体層
２に２次元電子ガス層が形成され、その２次元電子ガス
はゲート電極８で制御することができ、従って、電界効
果半導体装置として動作ずものである。尚、Ｇ ａ Ａ
Ｓ ｏｓ Ｐ ｏ、ｓ半導体薄膜３をノン・ドープと
したが、これは、ドナーと２次元電子ガスを空間的に分
離する為であり、ドープされていても良い。
２に２次元電子ガス層が形成され、その２次元電子ガス
はゲート電極８で制御することができ、従って、電界効
果半導体装置として動作ずものである。尚、Ｇ ａ Ａ
Ｓ ｏｓ Ｐ ｏ、ｓ半導体薄膜３をノン・ドープと
したが、これは、ドナーと２次元電子ガスを空間的に分
離する為であり、ドープされていても良い。
発明の効果
本発明のへテロ接合半導体装置は、２次元電子層が生成
されるＧａＡｓ半導体層上にＧａＡｓＰ半導体薄膜及び
ＧａＡｓ半導体薄膜を交互に成長して構成された多層半
導体層が設けられてなる構成を採っていて、ＡβＧａＡ
ｓは用いていない。
されるＧａＡｓ半導体層上にＧａＡｓＰ半導体薄膜及び
ＧａＡｓ半導体薄膜を交互に成長して構成された多層半
導体層が設けられてなる構成を採っていて、ＡβＧａＡ
ｓは用いていない。
従って、各半導体層の形成には、ＭＥＳ−ＦＥＴなどの
製造に用いられて実績があるＶＰＥ法を適用することが
できるので安全であり、また、得られる各半導体層の結
晶性にも問題はなく、そして、完成された半導体装置に
於けるペテロ接合のバリア・ハイドは充分に高い。
製造に用いられて実績があるＶＰＥ法を適用することが
できるので安全であり、また、得られる各半導体層の結
晶性にも問題はなく、そして、完成された半導体装置に
於けるペテロ接合のバリア・ハイドは充分に高い。
【図面の簡単な説明】
第１図は本発明一実施例の要部切断側面図、第２図は第
１図に見られる実施例を製造する際に用いて好適なＶＰ
Ｅ装置の要部説明図、第３図は第１図に見られる実施例
に於けるエネルギ・バンド・ダイアダラムである。 図に於いて、１は半絶縁性ＧａＡｓ基板、２番まノン・
ドープＱａＡｓ半導体層、３はノン・ドープＧ ａ Ａ
ｓ ｏ、ｓ Ｐ ｏ、ｓ半導体薄膜、４はノン・ドー
プ。 Ｇａ Ａ Ｓ半導体薄膜、５はドープＧ ａ Ａ ｓ
ｏ、ｓ Ｐ ｏｓ半導体薄膜＋ノン・ドープＧａＡｓ半
導体薄膜力１らなる半導体層、６及び７はソース電極及
びドレイン電極、８はゲート電極である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 −Ｉｊ（１１８ 第３図
１図に見られる実施例を製造する際に用いて好適なＶＰ
Ｅ装置の要部説明図、第３図は第１図に見られる実施例
に於けるエネルギ・バンド・ダイアダラムである。 図に於いて、１は半絶縁性ＧａＡｓ基板、２番まノン・
ドープＱａＡｓ半導体層、３はノン・ドープＧ ａ Ａ
ｓ ｏ、ｓ Ｐ ｏ、ｓ半導体薄膜、４はノン・ドー
プ。 Ｇａ Ａ Ｓ半導体薄膜、５はドープＧ ａ Ａ ｓ
ｏ、ｓ Ｐ ｏｓ半導体薄膜＋ノン・ドープＧａＡｓ半
導体薄膜力１らなる半導体層、６及び７はソース電極及
びドレイン電極、８はゲート電極である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 −Ｉｊ（１１８ 第３図
Claims (1)
- チャネルとなる２次元電子層が生成されるＧａＡｓ半導
体層上にドープされたＧａＡｓＰ半導体薄膜及びＧａＡ
ｓ半導体薄膜を交互に成長して構成された多層半導体層
が設けられてなることを特徴とするヘテロ接合電界効果
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22443583A JPS60117677A (ja) | 1983-11-30 | 1983-11-30 | ヘテロ接合電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22443583A JPS60117677A (ja) | 1983-11-30 | 1983-11-30 | ヘテロ接合電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117677A true JPS60117677A (ja) | 1985-06-25 |
Family
ID=16813726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22443583A Pending JPS60117677A (ja) | 1983-11-30 | 1983-11-30 | ヘテロ接合電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117677A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148245A (en) * | 1989-07-12 | 1992-09-15 | Fujitsu Limited | Semiconductor device having a selectively doped heterostructure |
| US5594262A (en) * | 1994-06-06 | 1997-01-14 | The United States Of America As Represented By The Secretary Of The Air Force | Elevated temperature gallium arsenide field effect transistor with aluminum arsenide to aluminum gallium arsenide mole fractioned buffer layer |
-
1983
- 1983-11-30 JP JP22443583A patent/JPS60117677A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148245A (en) * | 1989-07-12 | 1992-09-15 | Fujitsu Limited | Semiconductor device having a selectively doped heterostructure |
| US5594262A (en) * | 1994-06-06 | 1997-01-14 | The United States Of America As Represented By The Secretary Of The Air Force | Elevated temperature gallium arsenide field effect transistor with aluminum arsenide to aluminum gallium arsenide mole fractioned buffer layer |
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