JPS60117332A - 除算装置 - Google Patents
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- JPS60117332A JPS60117332A JP58225802A JP22580283A JPS60117332A JP S60117332 A JPS60117332 A JP S60117332A JP 58225802 A JP58225802 A JP 58225802A JP 22580283 A JP22580283 A JP 22580283A JP S60117332 A JPS60117332 A JP S60117332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデータ処理装置におけるデータ演算用の除算装
置に関する。
置に関する。
従来技術
第１図はこの種の除算装置の従来例のブロック図で、被
除数レジスタ１０、除数レジスタ２０、逆数表メモリ６
０、除数と近似逆数の積により補正除数をめる補正除数
用乗算回路４０、被除数と近似逆数の積により第１番目
の部分剰余Ｒ，をめる乗算回路５０、最終相ＲＩＳおよ
び最終桁上げＲ＋Ｃに分かれている第１番目の部分剰余
Ｒ１の一部を加算し、丸め前の仮面Ｐ：を作成する仮面
用加算回路７０から７７、第１番目の最終相ＲＩＢ、最
終桁上げＲ＋Ｃの和から丸め処理した仮面ＰＩと補正除
数の横を減じた差を２倍して第（ｉ＋ｘ）番目の最終桁
上げＲ田Ｃと最終相Ｒ１＋＋８に分かれた第（１＋１）
番目の部分剰余Ｒ１＋１をめる部分除算回路６０から６
７、第１番目の丸め前板商Ｐ１より丸め処理した仮面Ｐ
Ｉをめ第（Ｌ４−ｔ）番目の部分剰余Ｒ１ａ１の正負に
応じて、仮面Ｐ、からＯまたは１を減じた値の法ｇの主
鎖を取り、上位から第１桁目の商桁なめる商補正回路８
０から８７、般後の部分剰余Ｒ１の符号を検出する符号
検出回路９０、各商桁間のパイプステージの調節を行な
う商同期回路１００、そして結果レジスタ１１０から構
成されている。
除数レジスタ１０、除数レジスタ２０、逆数表メモリ６
０、除数と近似逆数の積により補正除数をめる補正除数
用乗算回路４０、被除数と近似逆数の積により第１番目
の部分剰余Ｒ，をめる乗算回路５０、最終相ＲＩＳおよ
び最終桁上げＲ＋Ｃに分かれている第１番目の部分剰余
Ｒ１の一部を加算し、丸め前の仮面Ｐ：を作成する仮面
用加算回路７０から７７、第１番目の最終相ＲＩＢ、最
終桁上げＲ＋Ｃの和から丸め処理した仮面ＰＩと補正除
数の横を減じた差を２倍して第（ｉ＋ｘ）番目の最終桁
上げＲ田Ｃと最終相Ｒ１＋＋８に分かれた第（１＋１）
番目の部分剰余Ｒ１＋１をめる部分除算回路６０から６
７、第１番目の丸め前板商Ｐ１より丸め処理した仮面Ｐ
Ｉをめ第（Ｌ４−ｔ）番目の部分剰余Ｒ１ａ１の正負に
応じて、仮面Ｐ、からＯまたは１を減じた値の法ｇの主
鎖を取り、上位から第１桁目の商桁なめる商補正回路８
０から８７、般後の部分剰余Ｒ１の符号を検出する符号
検出回路９０、各商桁間のパイプステージの調節を行な
う商同期回路１００、そして結果レジスタ１１０から構
成されている。
補正除数用乗算回路４０では、第２図に示すように、ｍ
入力から乗数レジスタ４０−２に格納された近似逆数ｒ
は、補数器４０−４で１の補数となり、ａ入力から被乗
数レジスタ４０−１に格納された除数ｙとの３ビツト毎
の部分積群が倍数発生回路４〇−３で作成され、多入力
桁上げ保存加算回路４〇−５で加算されて最終桁上げお
よび最終相となる。
入力から乗数レジスタ４０−２に格納された近似逆数ｒ
は、補数器４０−４で１の補数となり、ａ入力から被乗
数レジスタ４０−１に格納された除数ｙとの３ビツト毎
の部分積群が倍数発生回路４〇−３で作成され、多入力
桁上げ保存加算回路４〇−５で加算されて最終桁上げお
よび最終相となる。
この最終桁上げおよび最終相は、２人力加算回路４０−
６で加算され、−ｙｒとして出力される。一方、被乗数
レジスタ４０−１のモジュロ３と、乗数レジスタ４０−
２のモジュロ３と、被乗数と乗数の積の出力のモジュロ
３をそれぞれモジュロ３生成回路４０−７．４０−８．
４０−１１で作成し、［（（被乗数×乗数）ＭＯＤ３）
−１−（（被乗数ＭＯＤ３）Ｘ（乗数ＭＯＤ３） ）Ｍ
ＯＤ３ ］ｍｏｄ３ ＝ Ｏになるがどうがを調べ乗算
のチェックを回路４０−１２で行なう。
６で加算され、−ｙｒとして出力される。一方、被乗数
レジスタ４０−１のモジュロ３と、乗数レジスタ４０−
２のモジュロ３と、被乗数と乗数の積の出力のモジュロ
３をそれぞれモジュロ３生成回路４０−７．４０−８．
４０−１１で作成し、［（（被乗数×乗数）ＭＯＤ３）
−１−（（被乗数ＭＯＤ３）Ｘ（乗数ＭＯＤ３） ）Ｍ
ＯＤ３ ］ｍｏｄ３ ＝ Ｏになるがどうがを調べ乗算
のチェックを回路４０−１２で行なう。
第１番目の部分剰余Ｒｓをめる乗算回路５ｏでは、第３
図に示すように、ａ入力から被乗数レジスタ５０−１に
格納された被除数Ｘとｍ入力がら乗数レジスタ５０−２
に格納された近似逆数ｒの３ビツト毎との部分積群を倍
数発生器５ｏ−６で作成し、多入力桁上げ保存加算回路
５０−４で加算して第１番目の部分剰漏Ｒｔ−Ｘｒに相
当する最終桁上げＲＩＣと最終相Ｒ，８が出力される。
図に示すように、ａ入力から被乗数レジスタ５０−１に
格納された被除数Ｘとｍ入力がら乗数レジスタ５０−２
に格納された近似逆数ｒの３ビツト毎との部分積群を倍
数発生器５ｏ−６で作成し、多入力桁上げ保存加算回路
５０−４で加算して第１番目の部分剰漏Ｒｔ−Ｘｒに相
当する最終桁上げＲＩＣと最終相Ｒ，８が出力される。
そして、補正除数用乗算回路４０と同様、被乗数のモジ
ュロ３、乗数のモジュロ３、被乗数×乗数の槓に相当す
る最終桁上げＲＩＣと最終相Ｒ＋８のモジュロ３をそれ
ぞれ回路５０−５．５０−６．５０−９．５０−１０で
作成し、［（（ＲＩＣｍｏｄ３） ＋ （Ｒ＋Ｓｍｏｄ
３） ） ｍｏｄ３ ］ ＝［（乗数ｍｏｄ３）Ｘ（被
乗数ｍｏｄ３ ）ｍｏｄ ３ ］のチチェ７な ３− 回路５０−１１で行なう。
ュロ３、乗数のモジュロ３、被乗数×乗数の槓に相当す
る最終桁上げＲＩＣと最終相Ｒ＋８のモジュロ３をそれ
ぞれ回路５０−５．５０−６．５０−９．５０−１０で
作成し、［（（ＲＩＣｍｏｄ３） ＋ （Ｒ＋Ｓｍｏｄ
３） ） ｍｏｄ３ ］ ＝［（乗数ｍｏｄ３）Ｘ（被
乗数ｍｏｄ３ ）ｍｏｄ ３ ］のチチェ７な ３− 回路５０−１１で行なう。
部分除算回路６０では、第４図に示すように、１人力か
ら補正除数レジスタ６ｏ−４に格納された数発生回路６
０−５で作成し、多入カ桁上げ保存加算回路６０−６で
加算され、最終桁上げｃｌと最終相Ｓ１がまる。この般
終桁上げＣｔ 、最終相Ｓｔにａ入力およびｂ入力から
、それぞれ最終桁上げレジスタ６０−１および岐終和レ
ジスタ６ｏ−２に格納されているＲＩＣ、ＲｔＳが多入
カ桁上げ保存加算回路６０−７で加算されたのち１６倍
され、第２番目の部分剰余Ｒ鵞＝（ＲＩＣ＋Ｒｔ８−Ｐ
Ｉ）’ｒ）Ｘ１６ニ相当する最終桁上げＲ，Ｃおよび最
終相Ｒ１ｓが得られる。
ら補正除数レジスタ６ｏ−４に格納された数発生回路６
０−５で作成し、多入カ桁上げ保存加算回路６０−６で
加算され、最終桁上げｃｌと最終相Ｓ１がまる。この般
終桁上げＣｔ 、最終相Ｓｔにａ入力およびｂ入力から
、それぞれ最終桁上げレジスタ６０−１および岐終和レ
ジスタ６ｏ−２に格納されているＲＩＣ、ＲｔＳが多入
カ桁上げ保存加算回路６０−７で加算されたのち１６倍
され、第２番目の部分剰余Ｒ鵞＝（ＲＩＣ＋Ｒｔ８−Ｐ
Ｉ）’ｒ）Ｘ１６ニ相当する最終桁上げＲ，Ｃおよび最
終相Ｒ１ｓが得られる。
また、ＲＩＣとＲ＋８により第１番目の部分剰余Ｒ１の
符号が符号検出回路６ｏ−９がら”ｐ出力に出力される
。さらに、補正除数レジスタ６ｏ−４の補正祿数（−ｙ
ｒ）がレジスタ６ｏ−８を経由して０出カ己出力される
。そして、最終桁上げレジスタ６ｏ−１の最終桁上げＲ
ＩＣのモジュロ３と、最終相レジスタ ４− ６０−２の最終相Ｒ＋８のモジュロ３と、補正除数レジ
スタ６０−４の−Ｄのモジュロ３と、仮面レジスタ６０
−６の仮面ｐ、のモジュロ３と、（ＲＩＣ＋Ｒ＋Ｓ−Ｐ
、ＸＤ）に相当する最終桁上げＲＩ＋ＩＣ’ 、最終相
Ｒ１＋ＩＳ’のモジュロ３をそれぞれ回路６０−１０．
６０−１１．６０−１３．６０−１８．６０−１９で作
成し、［（（Ｒ１＋＋Ｃ’ｍｏｄ ３ ）＋ （Ｒ１＋
＋８’ｍｏｄ ３ ））ｍｏｄ ３ ］＝ ［（（ＲＩ
Ｃｍｏｄ３）＋（Ｒ１８ｍｏｄ３）＋（ＰＩｍｏｄ３）
Ｘ （−Ｄｍｏｄ３）ｍｏｄ３）ｍｏｄ３］のチェック
を回路６０−２０で行なう。部分除算回路６１から６７
も部分除算回路６ｏと同じチェックを行なう。
符号が符号検出回路６ｏ−９がら”ｐ出力に出力される
。さらに、補正除数レジスタ６ｏ−４の補正祿数（−ｙ
ｒ）がレジスタ６ｏ−８を経由して０出カ己出力される
。そして、最終桁上げレジスタ６ｏ−１の最終桁上げＲ
ＩＣのモジュロ３と、最終相レジスタ ４− ６０−２の最終相Ｒ＋８のモジュロ３と、補正除数レジ
スタ６０−４の−Ｄのモジュロ３と、仮面レジスタ６０
−６の仮面ｐ、のモジュロ３と、（ＲＩＣ＋Ｒ＋Ｓ−Ｐ
、ＸＤ）に相当する最終桁上げＲＩ＋ＩＣ’ 、最終相
Ｒ１＋ＩＳ’のモジュロ３をそれぞれ回路６０−１０．
６０−１１．６０−１３．６０−１８．６０−１９で作
成し、［（（Ｒ１＋＋Ｃ’ｍｏｄ ３ ）＋ （Ｒ１＋
＋８’ｍｏｄ ３ ））ｍｏｄ ３ ］＝ ［（（ＲＩ
Ｃｍｏｄ３）＋（Ｒ１８ｍｏｄ３）＋（ＰＩｍｏｄ３）
Ｘ （−Ｄｍｏｄ３）ｍｏｄ３）ｍｏｄ３］のチェック
を回路６０−２０で行なう。部分除算回路６１から６７
も部分除算回路６ｏと同じチェックを行なう。
このように、従来の除算装置は、除算の各ステップで用
いられる乗算器や加算器単位で乗算や加算のチェックを
することで除算のチェックとしていた。この結果、除算
チェックに多大のハードウェアを要し、パイプライン化
除算回路を実現するには実装の点で問題があった。また
、除算の各ステップでの乗算や加算は演算チェックでき
るが、除算全体としてのチェックはできないという欠点
を有していた。
いられる乗算器や加算器単位で乗算や加算のチェックを
することで除算のチェックとしていた。この結果、除算
チェックに多大のハードウェアを要し、パイプライン化
除算回路を実現するには実装の点で問題があった。また
、除算の各ステップでの乗算や加算は演算チェックでき
るが、除算全体としてのチェックはできないという欠点
を有していた。
発明の目的
したがって、本発明の目的は、除算チェックのためのハ
ードウェアの量が少なく、かつ除算全体のチェックが可
能である除算装置を提供することである。
ードウェアの量が少なく、かつ除算全体のチェックが可
能である除算装置を提供することである。
発明の原理
本発明は次のような原理に基づいている。被除数Ｘと除
数ｙの除算をｇ進でめる場合、所要桁数Ｎの商をＱ、第
１番目、第（Ｎ＋１）番目の部分剰余をそれぞれＲ＋
、 ＲＮ＋１ とすると、ｘ／ｙ＝ｘｒ／ｙｒ＝Ｒｔ／
ｙｒ ・−・・・−・−（１）Ｒｔ＝Ｑ）’ｒ＋ｇ−Ｎ
Ｒｓ＋ｔ ・ｍ＋＋ｍ （２）が成立する。
数ｙの除算をｇ進でめる場合、所要桁数Ｎの商をＱ、第
１番目、第（Ｎ＋１）番目の部分剰余をそれぞれＲ＋
、 ＲＮ＋１ とすると、ｘ／ｙ＝ｘｒ／ｙｒ＝Ｒｔ／
ｙｒ ・−・・・−・−（１）Ｒｔ＝Ｑ）’ｒ＋ｇ−Ｎ
Ｒｓ＋ｔ ・ｍ＋＋ｍ （２）が成立する。
式（１） 、 （２）より
ｘｙｒ＝Ｑ）ｒ”ｒ ＋ＲＮ＋１）’ｇ−” ・＝ （
３）または Ｘｙｒｇ’＝Ｑｙ”ｒｇ’＋ＲＮ＋＋７ ＝＝−（：１
）または ｘｒｇ”＝ｑｙｒｇ”＋Ｒｎ十ｓ ＝ （３’）が得ら
れる。
３）または Ｘｙｒｇ’＝Ｑｙ”ｒｇ’＋ＲＮ＋＋７ ＝＝−（：１
）または ｘｒｇ”＝ｑｙｒｇ”＋Ｒｎ十ｓ ＝ （３’）が得ら
れる。
式（３′）または式（３′）あるいは式（３’）の各辺
の構成要素のモジュロ３をめた後、各辺の演算を実行し
てから各辺のモジュロ３をめ両辺を比較することで除算
チェックが行なえる。
の構成要素のモジュロ３をめた後、各辺の演算を実行し
てから各辺のモジュロ３をめ両辺を比較することで除算
チェックが行なえる。
発明の構成
本発明の除算装置は、除数の近似逆数をめる手段と、前
記除数と前記近似逆数との積から補正除数をめる除数補
正手段と、前記被除数に前記近似逆数を乗じて第１番目
の部分剰余Ｒ１をめる乗御手段と、第１番目の部分剰余
Ｒ１を四捨五入して第１番目の仮面ＰＩをめるＮ（所要
桁数）個の丸め手段と、前記第五番目の部分剰余朗から
前記第１番目の仮面Ｐ＋と前記補正除数との積を減じた
差を２倍して第（ｉ＋１）番目の部分剰余Ｒ１＋１をめ
るＮ個の部分除算手段と、前記第（ｉ＋１）番目の部分
剰余Ｒ１＋１の正負に応じて第１番目の仮面ＰＩから０
または１を減じた値の法ｇの生殖を商の上位から第１桁
目の商桁とするＮ個の商補正手段と、前記被除数のモジ
ュロ３を作成する手段と、前記除数のモジュロ３を作成
する手段 ７− と、前記近似逆数のモジュロ３を作成する手段と、前記
商のモジュロ３を作成する手段と、前記第（Ｎ＋１）番
目の部分剰余ＲＮ＋１のモジュロ３を作成する手段を備
える。
記除数と前記近似逆数との積から補正除数をめる除数補
正手段と、前記被除数に前記近似逆数を乗じて第１番目
の部分剰余Ｒ１をめる乗御手段と、第１番目の部分剰余
Ｒ１を四捨五入して第１番目の仮面ＰＩをめるＮ（所要
桁数）個の丸め手段と、前記第五番目の部分剰余朗から
前記第１番目の仮面Ｐ＋と前記補正除数との積を減じた
差を２倍して第（ｉ＋１）番目の部分剰余Ｒ１＋１をめ
るＮ個の部分除算手段と、前記第（ｉ＋１）番目の部分
剰余Ｒ１＋１の正負に応じて第１番目の仮面ＰＩから０
または１を減じた値の法ｇの生殖を商の上位から第１桁
目の商桁とするＮ個の商補正手段と、前記被除数のモジ
ュロ３を作成する手段と、前記除数のモジュロ３を作成
する手段 ７− と、前記近似逆数のモジュロ３を作成する手段と、前記
商のモジュロ３を作成する手段と、前記第（Ｎ＋１）番
目の部分剰余ＲＮ＋１のモジュロ３を作成する手段を備
える。
実施例
以下、本発明の実施例を、図面を参照しながら説明する
。第５図は本発明の一実施例に係る除算装置のブロック
図で、被除数レジスタ２１ｏ、除数レジスタ２２０、逆
数表メモリ２６ｏ、除数補正回路２４０、第１番目の部
分剰余Ｒ１をめる乗算回路２５０、部分除算回路２６０
から２６７、仮商用加算回路２７０から２７７、商補正
回路２８０から２８７、符号検出回路２９ｏ、面同期回
路６００、結果レジスタ６１０、被除数用モジュロ３生
成回路６２０、除数用モジュロ３生成回路６３０、近似
逆数用モジュロ３生成回路６４ｏ。
。第５図は本発明の一実施例に係る除算装置のブロック
図で、被除数レジスタ２１ｏ、除数レジスタ２２０、逆
数表メモリ２６ｏ、除数補正回路２４０、第１番目の部
分剰余Ｒ１をめる乗算回路２５０、部分除算回路２６０
から２６７、仮商用加算回路２７０から２７７、商補正
回路２８０から２８７、符号検出回路２９ｏ、面同期回
路６００、結果レジスタ６１０、被除数用モジュロ３生
成回路６２０、除数用モジュロ３生成回路６３０、近似
逆数用モジュロ３生成回路６４ｏ。
モジュロ演算回路６５０、商用モジュロ３生成回路３６
０、Ｉｔ＋＋ｔ Ｃ用モジ−’ Ｅｆｆ ３生成回路３
７０゜ＲＮ＋１８用モジユロ３生成回路６８ｏ１モジュ
ロ３チェック回路６９０を有する。
０、Ｉｔ＋＋ｔ Ｃ用モジ−’ Ｅｆｆ ３生成回路３
７０゜ＲＮ＋１８用モジユロ３生成回路６８ｏ１モジュ
ロ３チェック回路６９０を有する。
８−
逆数表メモリ２６０には、除数レジスタ２２０の出力の
一部が供給され、除数補正回路２４０のａ入力には除数
レジスタ２２０の出力が、ｍ入力には逆数表メモリ２６
０の出力が供給され、第１番目の部分剰余Ｒ１をめる乗
算回路２５０のａ入力には被除数レジスタ２１０の出力
が、ｍ入力には逆数表メモリ２６０の出力が供給され、
仮商用加算回路２７０のａ入力、ｂ入力には、それぞれ
、第１番目の部分剰余Ｒ１をめる乗算回路２５０のＣ出
力の一部、Ｓ出力の一部が供給され、仮商用加算回路２
７１から２７７のａ、ｂ入力には部分除算回路２６０か
ら２６６のＣ出力の一部、Ｓ出力の一部が供給され、部
分除算回路２６０のａ。
一部が供給され、除数補正回路２４０のａ入力には除数
レジスタ２２０の出力が、ｍ入力には逆数表メモリ２６
０の出力が供給され、第１番目の部分剰余Ｒ１をめる乗
算回路２５０のａ入力には被除数レジスタ２１０の出力
が、ｍ入力には逆数表メモリ２６０の出力が供給され、
仮商用加算回路２７０のａ入力、ｂ入力には、それぞれ
、第１番目の部分剰余Ｒ１をめる乗算回路２５０のＣ出
力の一部、Ｓ出力の一部が供給され、仮商用加算回路２
７１から２７７のａ、ｂ入力には部分除算回路２６０か
ら２６６のＣ出力の一部、Ｓ出力の一部が供給され、部
分除算回路２６０のａ。
ｂ入力には、ｓ１番目の部分剰余Ｒ１をめる乗算回路２
５０のｃ、Ｓ出力が供給され、五入力には除数補正回路
２４０のｄ出力が供給され、ｍ入力には仮商用加算回路
２７０の出力が供給され、部分除算回路２６１から２６
７のａ、ｂ、ｉ入力には部分除算回路２６０から２６６
のｃ、ｓ、Ｃ出力が供給され、ｍ入力には仮商用加算回
路２７１から２７７の出力が供給され、商補正回路２８
０から２８７のＳ入力には仮面用加算回路２７０から２
７７の出力が供給され、Ｓ入力には部分除算回路２６１
から２６７および符号検出回路２９０の出力が供給され
、符号検出回路２９０のａ、Ｓ入力には部分除算回路２
６６のｃ、Ｓ出力が供給され、商同期回路６００のａか
らＳ入力にはそれぞれ商補正回路２８０から２８７の出
力が供給され、結果レジスタ６１０には商同期回路５０
０の出力が入力され、被除数用モジュロ３生成回路６２
０には、被除数レジスタ２１０の出力が供給され、除数
用モジュロ３生成回路３３０には除数レジスタ２２０の
出力が供給され、近似逆数用モジュロ３生成回路６４０
には逆数表メモ９２３０の出力が供給され、モジュロ演
算回路３５０のａ。
５０のｃ、Ｓ出力が供給され、五入力には除数補正回路
２４０のｄ出力が供給され、ｍ入力には仮商用加算回路
２７０の出力が供給され、部分除算回路２６１から２６
７のａ、ｂ、ｉ入力には部分除算回路２６０から２６６
のｃ、ｓ、Ｃ出力が供給され、ｍ入力には仮商用加算回
路２７１から２７７の出力が供給され、商補正回路２８
０から２８７のＳ入力には仮面用加算回路２７０から２
７７の出力が供給され、Ｓ入力には部分除算回路２６１
から２６７および符号検出回路２９０の出力が供給され
、符号検出回路２９０のａ、Ｓ入力には部分除算回路２
６６のｃ、Ｓ出力が供給され、商同期回路６００のａか
らＳ入力にはそれぞれ商補正回路２８０から２８７の出
力が供給され、結果レジスタ６１０には商同期回路５０
０の出力が入力され、被除数用モジュロ３生成回路６２
０には、被除数レジスタ２１０の出力が供給され、除数
用モジュロ３生成回路３３０には除数レジスタ２２０の
出力が供給され、近似逆数用モジュロ３生成回路６４０
には逆数表メモ９２３０の出力が供給され、モジュロ演
算回路３５０のａ。
ｂ、Ｓ入力にはそれぞれ、被除数用モジュロ３生成回路
６２０、除数用モジュロ３生成回路６６ｏ１近似逆数用
モジュロ３生成回路６４０の出力が供給され、商用モジ
ュロ３生成回路３６０には商同期回路６００の出力が供
給され、ＲＮ＋ＩＣ用モジュロ３生成回路６７０には部
分除算回路２６７のＣ出力が供給され、Ｒｓ＋ｔ Ｓ用
モジュロ３生成回路３８０には部分除算回路２６７のＳ
出力が供給され、モジュロ３チ工ツク回路６９０にはモ
ジュロ演算回路６５０のｄ、ｅ、ｆ出力と商用モジュロ
３生成回路６６０とＲＮ＋Ｉ Ｃ用モジュロ３生成回路
３７０とＲｓ＋ｔＳ用モジュロ３生成回路３８０の各出
力が供給されている。
６２０、除数用モジュロ３生成回路６６ｏ１近似逆数用
モジュロ３生成回路６４０の出力が供給され、商用モジ
ュロ３生成回路３６０には商同期回路６００の出力が供
給され、ＲＮ＋ＩＣ用モジュロ３生成回路６７０には部
分除算回路２６７のＣ出力が供給され、Ｒｓ＋ｔ Ｓ用
モジュロ３生成回路３８０には部分除算回路２６７のＳ
出力が供給され、モジュロ３チ工ツク回路６９０にはモ
ジュロ演算回路６５０のｄ、ｅ、ｆ出力と商用モジュロ
３生成回路６６０とＲＮ＋Ｉ Ｃ用モジュロ３生成回路
３７０とＲｓ＋ｔＳ用モジュロ３生成回路３８０の各出
力が供給されている。
除数補正回路２４０では、第６図に示すように、ｍ入力
から乗数レジスタ２４０−２に格納された近似逆数ｒは
補数器２４０−４で１の補数となり、Ｓ入力から被乗数
レジスタ２４０−１に格納された除数ｙとの３ピツト毎
の部分積群が倍数発生回路２４０−３で作成され、多入
力術−Ｆげ保存加算回路２４０−５で加算されて最終桁
上げおよび最終相となる。この最終桁上げおよび最終相
は２人力加算回路２４０−６で加算され、 −ｙｒとし
て出力される。
から乗数レジスタ２４０−２に格納された近似逆数ｒは
補数器２４０−４で１の補数となり、Ｓ入力から被乗数
レジスタ２４０−１に格納された除数ｙとの３ピツト毎
の部分積群が倍数発生回路２４０−３で作成され、多入
力術−Ｆげ保存加算回路２４０−５で加算されて最終桁
上げおよび最終相となる。この最終桁上げおよび最終相
は２人力加算回路２４０−６で加算され、 −ｙｒとし
て出力される。
ｗ１１番目の部分剰余Ｒ＋をめる乗御回路２５０では、
第７図に示すように、Ｓ入力から被乗数レジスタ２５０
−１に格納された被除数Ｘとｍ入力から乗数レジスタ２
５０−２に格納された近似逆数ｒの３ビツト毎との部分
積群を倍数発生器２５０−６で作成し、多入力桁上げ保
存加算回路２５０−４で加算して第１番目の部分剰余Ｒ
１＝ ｘｒに相当する最終桁上げＲＩＣと最終相Ｒｔ８
が出力される。
第７図に示すように、Ｓ入力から被乗数レジスタ２５０
−１に格納された被除数Ｘとｍ入力から乗数レジスタ２
５０−２に格納された近似逆数ｒの３ビツト毎との部分
積群を倍数発生器２５０−６で作成し、多入力桁上げ保
存加算回路２５０−４で加算して第１番目の部分剰余Ｒ
１＝ ｘｒに相当する最終桁上げＲＩＣと最終相Ｒｔ８
が出力される。
部分除算回路２６０では、第８図に示すように、ｉ入力
から補正除数レジスタ２６０−４に格納され→ 保存加算回路２６０−６で加算され、最終桁上げｃｌと
最終相ＳＩがまる。この最終桁上げＣＩ、最終相Ｓ１に
Ｓ入力およびＳ入力から、それぞれ最終桁上げレジスタ
２６０−１および最終相レジスタ２６０−２に格納され
ているＲＩＣ、ＲＩＢが多入力桁上げ力される。さらに
、補正除数レジスタ２６０−４の補正除数（−ｙｒ）が
レジスタ２６０−９を経由して６出力に出力される。部
分除算回路２６１から２６７も部分除算回路２６０と同
じ構成でそれぞれＲ＋＋＋ ＝ （Ｒｔ −Ｐｔ・ｙｒ
） Ｘ １６の部分除算が実行される。
から補正除数レジスタ２６０−４に格納され→ 保存加算回路２６０−６で加算され、最終桁上げｃｌと
最終相ＳＩがまる。この最終桁上げＣＩ、最終相Ｓ１に
Ｓ入力およびＳ入力から、それぞれ最終桁上げレジスタ
２６０−１および最終相レジスタ２６０−２に格納され
ているＲＩＣ、ＲＩＢが多入力桁上げ力される。さらに
、補正除数レジスタ２６０−４の補正除数（−ｙｒ）が
レジスタ２６０−９を経由して６出力に出力される。部
分除算回路２６１から２６７も部分除算回路２６０と同
じ構成でそれぞれＲ＋＋＋ ＝ （Ｒｔ −Ｐｔ・ｙｒ
） Ｘ １６の部分除算が実行される。
モジュロ３演算回路６５０では、第９図に示すように、
モジュロ３生成回路３５０−１で生成されたモジュロ３
を２とし、入力ａ、ｂ、ｃから入力されたデータをそれ
ぞれＡ、Ｂ、Ｃとすると、乗算回路３５０−２ 、５５
０−３ 、５５０−４テＡ Ｘ Ｂ 。
モジュロ３生成回路３５０−１で生成されたモジュロ３
を２とし、入力ａ、ｂ、ｃから入力されたデータをそれ
ぞれＡ、Ｂ、Ｃとすると、乗算回路３５０−２ 、５５
０−３ 、５５０−４テＡ Ｘ Ｂ 。
ＢＸＢ 、ＣＸＺが出力され、それぞれの出力はモジュ
ロ３生成回路５５０−５．６５０−６ 、□３５０−７
で各モジュロ３が生成される。モジュロ３生成回路３５
０−５．３５０−６の出力はモジュロ３生成回路３５０
−７の出力と、それぞれ乗算回路５５０−８゜３５０−
９で乗算されたのち、モジュロ３生成回路３５０−１０
．３５０−１１でモジュロ３が作られ、モジュロ３生成
回路３５０−１０および３５０−１１に含まれる多段レ
ジスタを通り、ｅ、ｆ出力から出１４− 力される。また、Ｂは多段レジスタ３５０−１２を通り
、ｇ出力に出力される。
ロ３生成回路５５０−５．６５０−６ 、□３５０−７
で各モジュロ３が生成される。モジュロ３生成回路３５
０−５．３５０−６の出力はモジュロ３生成回路３５０
−７の出力と、それぞれ乗算回路５５０−８゜３５０−
９で乗算されたのち、モジュロ３生成回路３５０−１０
．３５０−１１でモジュロ３が作られ、モジュロ３生成
回路３５０−１０および３５０−１１に含まれる多段レ
ジスタを通り、ｅ、ｆ出力から出１４− 力される。また、Ｂは多段レジスタ３５０−１２を通り
、ｇ出力に出力される。
モジュロ３チ工ツク回路６９０では、第１０図に示すよ
うに、ａ、ｂ、ｃ、ｄ、ｅ、ｆ入力から入力されるデー
タをそれぞれ、Ａ、Ｂ、Ｃ，Ｄ。
うに、ａ、ｂ、ｃ、ｄ、ｅ、ｆ入力から入力されるデー
タをそれぞれ、Ａ、Ｂ、Ｃ，Ｄ。
Ｅ、Ｆとすると、ＥとＦの和が加算回路１０−１で得ら
れ、Ｅ＋Ｆのモジュロ３はモジュロ３生成回路６９０−
２で作られる。ＣとＥ＋Ｆのモジュロ３は乗算回路６９
０−４で乗じられ、そのモジュロ３はモジュロ３生成回
路６９０−６で作られる。ＢとＤは乗算回路３９０−３
で乗じられ、その積Ｂ×Ｄのモジュロ３がモジュロ３生
成回路３９０−５から出力される。モジュロ３生成回路
６９０−５と３９０−６の出力は加算回路６９０−７で
加算され、その和のモジュロ３はモジュロ３生成回路６
９〇−８で生成された後、Ａと比較器６９０−９で比較
される。
れ、Ｅ＋Ｆのモジュロ３はモジュロ３生成回路６９０−
２で作られる。ＣとＥ＋Ｆのモジュロ３は乗算回路６９
０−４で乗じられ、そのモジュロ３はモジュロ３生成回
路６９０−６で作られる。ＢとＤは乗算回路３９０−３
で乗じられ、その積Ｂ×Ｄのモジュロ３がモジュロ３生
成回路３９０−５から出力される。モジュロ３生成回路
６９０−５と３９０−６の出力は加算回路６９０−７で
加算され、その和のモジュロ３はモジュロ３生成回路６
９〇−８で生成された後、Ａと比較器６９０−９で比較
される。
本実施例の除算装置での除算は次のように行なわれる。
まず、被除数レジスタ２１０に被除数ｘ１除数レジスタ
２２０に除数ｙがそれぞれ格納される。除数ｙにより逆
数表メモリ２６０を索引し除数ｙの近似逆数ｒをめる。
２２０に除数ｙがそれぞれ格納される。除数ｙにより逆
数表メモリ２６０を索引し除数ｙの近似逆数ｒをめる。
除数補正回路２４０で除数ｙと−ｒの乗算が行なわれ、
補正除数−ｙｒがめられる。これと並行して、被除数Ｘ
と除数ｙの近似逆数ｒの乗算が第１番目の部分剰余Ｒ１
をめる乗算回路２５０で行なわれ、第１査目の部分剰余
Ｒ１が得られる。次に、第１番目の部分剰余用よりｗＩ
１番目の仮面Ｐ１が仮面用加算回路２７０でめられる。
補正除数−ｙｒがめられる。これと並行して、被除数Ｘ
と除数ｙの近似逆数ｒの乗算が第１番目の部分剰余Ｒ１
をめる乗算回路２５０で行なわれ、第１査目の部分剰余
Ｒ１が得られる。次に、第１番目の部分剰余用よりｗＩ
１番目の仮面Ｐ１が仮面用加算回路２７０でめられる。
それから部分除算回路２６０で第２番目の部分剰余Ｒ１
が得られる。さらに、第２番目の部分剰余Ｒ１より第２
番目の仮面Ｐ！が仮面用加算回路２７１でめられる。次
に、部分除算回路２６１で第２番目の部分剰余Ｒ１の符
号と＄３番目の部分剰余Ｒ３が得られる。第２番目の部
分剰余Ｒ１の符号により仮面ｈ）ま商補正回路２８０で
補正され、１桁目の商桁となる。続いて、第３番目の部
分剰余Ｒ３より第３番目の仮面Ｐ！がめられる。それか
ら部分除算回路２６２で第３番目の部分剰余Ｒｍの符号
と第４番目の部分剰余Ｒ４が得られる。
が得られる。さらに、第２番目の部分剰余Ｒ１より第２
番目の仮面Ｐ！が仮面用加算回路２７１でめられる。次
に、部分除算回路２６１で第２番目の部分剰余Ｒ１の符
号と＄３番目の部分剰余Ｒ３が得られる。第２番目の部
分剰余Ｒ１の符号により仮面ｈ）ま商補正回路２８０で
補正され、１桁目の商桁となる。続いて、第３番目の部
分剰余Ｒ３より第３番目の仮面Ｐ！がめられる。それか
ら部分除算回路２６２で第３番目の部分剰余Ｒｍの符号
と第４番目の部分剰余Ｒ４が得られる。
第３番目の部分剰余Ｒ３の符号により仮面ＰＩは、商１
５− 補正回路２８１で補正され、２桁目の商桁となる。
５− 補正回路２８１で補正され、２桁目の商桁となる。
以下、同様の補正により所要の商桁がまる。
一方、除算のチェックは次のような過程で付層われる。
まず、被除数レジスタ２１０に格納された被除数Ｘ、除
数レジスタ２２０に格納された除数ｙのモジュロ３は、
それぞれ、被除数用モジュロ３生成回路６２０．除数用
モジュロ３生成回路６６０で作られる。また、除数ｙの
一部により、逆数表メモリ２６０を索引して得られる近
似逆数ｒのモジュロ３は、近似逆数用モジュロ３生成回
路６４０で作られる。これらの被除数Ｘ、除数ｙ。
数レジスタ２２０に格納された除数ｙのモジュロ３は、
それぞれ、被除数用モジュロ３生成回路６２０．除数用
モジュロ３生成回路６６０で作られる。また、除数ｙの
一部により、逆数表メモリ２６０を索引して得られる近
似逆数ｒのモジュロ３は、近似逆数用モジュロ３生成回
路６４０で作られる。これらの被除数Ｘ、除数ｙ。
近似逆数ｒのモジュロ３は、モジュロ演算回路６５０に
入力される。ここで、ｎｍｏｄ３がｎのモジュロ３を取
ることを意味するものとすると、モジュロ演算回路３５
０では、Ｃ入力から入力される（ ｘ ｍａｄ ３ ）
、ｂ入力から入力される（ ｙ ｎｏｄ ３ ）、Ｃ入
力から入力される（ｒｍｏｄ３）に対して次の２つの演
算（１） 、 （２）を行なう。ただし、ｘ’＝ （ｘ
ｍａｄ３）、Ｙ”” （ｙｍｏａ３）、ｒ’＝ （ｒ
ｍａｄ ３ ） とする。
入力される。ここで、ｎｍｏｄ３がｎのモジュロ３を取
ることを意味するものとすると、モジュロ演算回路３５
０では、Ｃ入力から入力される（ ｘ ｍａｄ ３ ）
、ｂ入力から入力される（ ｙ ｎｏｄ ３ ）、Ｃ入
力から入力される（ｒｍｏｄ３）に対して次の２つの演
算（１） 、 （２）を行なう。ただし、ｘ’＝ （ｘ
ｍａｄ３）、Ｙ”” （ｙｍｏａ３）、ｒ’＝ （ｒ
ｍａｄ ３ ） とする。
（ｘ’ｙ’ｍｏｄ３） Ｘ （ｒ’１６Ｎｍｏｄ３）ｍ
ａｄ３ ”” （１）１６− レジスタを通ってｇ出力から出力される。次に、ｘ ／
ｙ の除算が終ると、面同期回路６００から得られる
商Ｑのモジュロ３と部分除算回路２６７のｃ、ｓ出力か
ら得られる第（Ｎ＋１）番目の部分剰余ＲＮ＋１に相当
する最終桁上げＲＮ＋Ｉ Ｃと最終相ＲＮ＋Ｉ ８のモ
ジュロ３がそれぞれ、商用モジュロ３生成回路６６０、
ＲＮ＋ＩＣ用モジュロ３生成回路６７０、ＲＮｅＩＳ用
モジュロ３生成回路３８０で作成され、モジュロ３チ工
ツク回路６９０のｄ、ｅ、ｆ入力に入力される。これと
同時期に、モジュロ演算回路６５０のｅ＋ ’＊ｇ出力
がモジュロ３ｆ−ニック回路６９０のａ、ｂ、Ｃ入力に
入力される。モジュロ３チ工ツク回路６９０では、Ｃ入
力から入力される（（ｘ’ｙ’ｍｏｄ３）Ｘ（ｒ’１６
Ｎｍｏｄ３）ｍａｄ３）と、ｂ入力から入力される（（
ｙ’ｙ’ｍｏｄ３ ）ｘ Ｄ’１６’ｍｏｄ３）ｍａｄ
３ ）と、Ｃ入力から入力されるｙ′と、Ｃ入力から入
力される（Ｑｍｏｄ３）と、Ｃ入力から入力される（Ｒ
Ｎ＋ＩＣｍｏａ ３ ）と、ｆ入力から入力される（Ｒ
ａ＋＋８ｍｏｄ３）に対して、次の演算（３） 、 （
４） 、 （５）が行なわれる。
ａｄ３ ”” （１）１６− レジスタを通ってｇ出力から出力される。次に、ｘ ／
ｙ の除算が終ると、面同期回路６００から得られる
商Ｑのモジュロ３と部分除算回路２６７のｃ、ｓ出力か
ら得られる第（Ｎ＋１）番目の部分剰余ＲＮ＋１に相当
する最終桁上げＲＮ＋Ｉ Ｃと最終相ＲＮ＋Ｉ ８のモ
ジュロ３がそれぞれ、商用モジュロ３生成回路６６０、
ＲＮ＋ＩＣ用モジュロ３生成回路６７０、ＲＮｅＩＳ用
モジュロ３生成回路３８０で作成され、モジュロ３チ工
ツク回路６９０のｄ、ｅ、ｆ入力に入力される。これと
同時期に、モジュロ演算回路６５０のｅ＋ ’＊ｇ出力
がモジュロ３ｆ−ニック回路６９０のａ、ｂ、Ｃ入力に
入力される。モジュロ３チ工ツク回路６９０では、Ｃ入
力から入力される（（ｘ’ｙ’ｍｏｄ３）Ｘ（ｒ’１６
Ｎｍｏｄ３）ｍａｄ３）と、ｂ入力から入力される（（
ｙ’ｙ’ｍｏｄ３ ）ｘ Ｄ’１６’ｍｏｄ３）ｍａｄ
３ ）と、Ｃ入力から入力されるｙ′と、Ｃ入力から入
力される（Ｑｍｏｄ３）と、Ｃ入力から入力される（Ｒ
Ｎ＋ＩＣｍｏａ ３ ）と、ｆ入力から入力される（Ｒ
ａ＋＋８ｍｏｄ３）に対して、次の演算（３） 、 （
４） 、 （５）が行なわれる。
ここで、（１’＝Ｑｍｏｄ３ ｅ Ｃ’＝Ｒ＊＋ｔＣｍ
ｏｄ３ ｔ Ｓ’： ＲＮ＋ＩＳｍｏｄ３ とする。
ｏｄ３ ｔ Ｓ’： ＲＮ＋ＩＳｍｏｄ３ とする。
［（（ｃ’＋ｓ’ ）ｎｏｄ ３ ）ＸＹ’コｎｏｄ
３ −・−−” （３）（［（（Ｖ’）”ｍｏｄ ３
）刈白６”ｍｏａ３））ｍｏｄ３コＱ’ ） ｍｏｄ
３・・・・・・・・・・・・（４） （（３） ＋ （４） ）ｍｏａ３ −・” （５）こ
れらの演算の後、（（ｘ’ｙ’ｍｏｄ３）ｘ （ｒ’１
６”ｍｏａ３ ）ｍｏａ３）と（５）とを比較して除算
チェックを行なう。
３ −・−−” （３）（［（（Ｖ’）”ｍｏｄ ３
）刈白６”ｍｏａ３））ｍｏｄ３コＱ’ ） ｍｏｄ
３・・・・・・・・・・・・（４） （（３） ＋ （４） ）ｍｏａ３ −・” （５）こ
れらの演算の後、（（ｘ’ｙ’ｍｏｄ３）ｘ （ｒ’１
６”ｍｏａ３ ）ｍｏａ３）と（５）とを比較して除算
チェックを行なう。
発明の詳細
な説明したように、本発明の除算装置は、近似逆数をめ
る手段と、除数補正手段と、第１番目の部分剰余Ｒ１を
める乗算回路と、第１番目の部分剰余狽を四捨五入して
第１番目の仮面Ｐ＋ をめるＮ（所要桁数）個の丸め手
段と、部分剰余Ｒ＋から仮面ｐｔと補正除数の積を減じ
た差を２倍値の法ｇの生殖を商の上位から第１桁目の四
桁とするＮ個の商補正手段と、被除数のモジュロ３を生
成する手段と、除数のモジュロ３を作成する手段と、近
似逆数のモジュロ３を生成する手段と、商のモジュロ３
を生成する手段と、第（Ｎ＋１）番目の部分剰余ＲＮ＋
１のモジュロ３を生成する手段をする。
る手段と、除数補正手段と、第１番目の部分剰余Ｒ１を
める乗算回路と、第１番目の部分剰余狽を四捨五入して
第１番目の仮面Ｐ＋ をめるＮ（所要桁数）個の丸め手
段と、部分剰余Ｒ＋から仮面ｐｔと補正除数の積を減じ
た差を２倍値の法ｇの生殖を商の上位から第１桁目の四
桁とするＮ個の商補正手段と、被除数のモジュロ３を生
成する手段と、除数のモジュロ３を作成する手段と、近
似逆数のモジュロ３を生成する手段と、商のモジュロ３
を生成する手段と、第（Ｎ＋１）番目の部分剰余ＲＮ＋
１のモジュロ３を生成する手段をする。
第１図は除算装置の従来例のブロック図、第２図は第１
図の補正除数用乗算回路４０のブロック図、第３図は第
１図の第１番目の部分剰余Ｒ１をめる乗算回路５０のブ
ロック図、第４図は第１図の部分除算回路６０のブロッ
ク図、第５図は本発明の一実施例に係る除算装置のブロ
ック図、第６図は第５図の除数補正回路２４０のブロッ
ク図、第７図は第５図の第１番目の部分剰余Ｒ，をめる
乗算回路２５０のブロック図、第８図は第５図の１０図
は第５図のモジュロ３チ工ツク回路６９０のブロック図
である。 ２１０：被除数レジスタ、 ２２０：除数レジスタ、 ２６０；逆数表メモリ、 ２４０：除数補正回路、 ２５０：第１番目の部分剰余Ｒ１をめる乗算回路、 ２６０〜２６７：部分除算回路、 ２７０〜２７７；仮面用加算回路、 ２８０〜２８７：商補正回路。 ２９０：符号検出回路、 ３００：商同期回路、 ６１０：結果レジスタ、 ６２０：被除数用モジュロ３生成回路、６６０：除数用
モジュロ３生成回路、 ６４０；近似逆数用モジュロ３生成回路、６５０：モジ
ュロ演算回路、 ２１− ６６０；商用モジュロ３生成回路、 ６７０ ： ＲＮ＋ＩＣ用モジュロ３生成回路、５８０
： ＲＮ＋ｌＳ用モジュロ３生成回路、６９０：モジ
ュロ３チ工ツク回路。 ＝ −２２−
図の補正除数用乗算回路４０のブロック図、第３図は第
１図の第１番目の部分剰余Ｒ１をめる乗算回路５０のブ
ロック図、第４図は第１図の部分除算回路６０のブロッ
ク図、第５図は本発明の一実施例に係る除算装置のブロ
ック図、第６図は第５図の除数補正回路２４０のブロッ
ク図、第７図は第５図の第１番目の部分剰余Ｒ，をめる
乗算回路２５０のブロック図、第８図は第５図の１０図
は第５図のモジュロ３チ工ツク回路６９０のブロック図
である。 ２１０：被除数レジスタ、 ２２０：除数レジスタ、 ２６０；逆数表メモリ、 ２４０：除数補正回路、 ２５０：第１番目の部分剰余Ｒ１をめる乗算回路、 ２６０〜２６７：部分除算回路、 ２７０〜２７７；仮面用加算回路、 ２８０〜２８７：商補正回路。 ２９０：符号検出回路、 ３００：商同期回路、 ６１０：結果レジスタ、 ６２０：被除数用モジュロ３生成回路、６６０：除数用
モジュロ３生成回路、 ６４０；近似逆数用モジュロ３生成回路、６５０：モジ
ュロ演算回路、 ２１− ６６０；商用モジュロ３生成回路、 ６７０ ： ＲＮ＋ＩＣ用モジュロ３生成回路、５８０
： ＲＮ＋ｌＳ用モジュロ３生成回路、６９０：モジ
ュロ３チ工ツク回路。 ＝ −２２−
Claims (1)
- 除算をｇ進数でめる除算装置において、除数の近似逆数
をめる手段と、前記除数と前記近似逆数との積から補正
除数をめる除数補正手段と、前記被除数に前記近似逆数
を乗じて第１番目の部分剰余Ｒ１をめる乗算手段と、第
１番目の部分剰剰余Ｒｉから前記第１番目の仮面ＰＩと
前記補正除数との積を減じた差を２倍して第（ｉ＋ｘ
）番目の部分剰余Ｒ１＋＋をめるＮ個の部分除算手段と
、前記第（ｉ＋１）番目の部分剰余Ｒ１＋＋の正負に応
じて第１番目の仮面Ｐ＋から０または１を減じた値の法
ｇの主値を商の上位から第１桁目の商桁とするＮ個の商
補正手段と、前記被除数のモジュロ３を作成する手段と
、前記除数のモジュロ３を作成する手段と、前記近似逆
数のモジュロ３を作成する手段と、前記商のモジュロ３
を作成する手段と、前記！Ｊ（Ｎ＋１）番目の部分剰余
ＲＮ＋１のモジュロ３を作成する手段を備えることを特
徴とする除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225802A JPS60117332A (ja) | 1983-11-30 | 1983-11-30 | 除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225802A JPS60117332A (ja) | 1983-11-30 | 1983-11-30 | 除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117332A true JPS60117332A (ja) | 1985-06-24 |
| JPH027094B2 JPH027094B2 (ja) | 1990-02-15 |
Family
ID=16835010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225802A Granted JPS60117332A (ja) | 1983-11-30 | 1983-11-30 | 除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2613092A1 (fr) * | 1987-03-27 | 1988-09-30 | Nec Corp | Systeme de detection d'erreur pour unite arithmetique |
-
1983
- 1983-11-30 JP JP58225802A patent/JPS60117332A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2613092A1 (fr) * | 1987-03-27 | 1988-09-30 | Nec Corp | Systeme de detection d'erreur pour unite arithmetique |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027094B2 (ja) | 1990-02-15 |
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