JPS60116061A - 入出力処理方式 - Google Patents

入出力処理方式

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JPS60116061A
JPS60116061A JP58224690A JP22469083A JPS60116061A JP S60116061 A JPS60116061 A JP S60116061A JP 58224690 A JP58224690 A JP 58224690A JP 22469083 A JP22469083 A JP 22469083A JP S60116061 A JPS60116061 A JP S60116061A
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JP
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transfer
adapter
controller
input
data
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JP58224690A
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JPS6253864B2 (ja
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Toshiharu Oshima
大島 俊春
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、主記憶装置と補助記憶装置または入出力装置
などの間のデータ転送方式vC1!l Jつり ’t!
rに、各装置間のDMA (D 1rect Memo
ryAccess ) !E送において、転送終了およ
び打切りをI) M Aコントローラから通知すること
により主記憶装置との間の転送終了とパディング処理と
を制御する入出力処理方式に関するものである。
〔従来技術と問題点〕
主記憶装置と補助記憶装置寸たは入出力装置などの間で
データ転送する場合、セクタ・ファイルなどフォーマッ
トの定寸っだ記憶媒体などでは、ハード書エラーなどが
検出されない限り、フォーマットの切れ目以外では転送
を終了することはできない。しかし、主記憶装置上には
、必ずしもそのフォーマット(長さ)分のデータを用意
する必要はなく、実際に有効なデータだけを転送した後
、それ以降についてはパディング・データを送出するよ
うな方法がとられている。パディング・データは、主記
憶装置をアクセスすることなしに作成されるが、例えば
、オールゝσ′などの固定値としたり、最後に主記憶装
置がら読出したデータをパディング・データとして繰返
し使用したシする。このようなパディング−データは、
チャネル、入出力制御装置、入出力装置など、データ転
送経路のどの段階でも発生可能である。
例えば、入出力装置側でパディング・データを発生する
場合には、チャネル(まだはDMAコントローラ)から
の転送終了通知を受けると、入出力装置は、それ以降主
記憶装置とのデータ転送を行わず、媒体への書込み時、
規定点(フォーマットの切れ目)に達していなければ入
出力装置間で発生させたパディング・データを規定点ま
で匹込んで入出力動作を終了する。この場合、主記憶装
置と入出力装置間の転送が不要となるので、処理効率は
あがるが、全体からみると、ハードウェア増となったり
、また、インタフェース、プロトコル上、入出力装置側
でパディングの行えないようガシステムだと問題がある
。例えば、入出力装置または入出力制御装置側にあらか
じめブロック、例えばセクタ単位で転送量が通知されて
いて、途中で転送を終了できないようなシステムがそれ
である。
〔発明の目的〕
本発明は、上記の考察に基づくものであって、チャネル
(またはI) M Aコントローラ)の段階でもパディ
ングが実現できるような入出力処理方式を提供すること
を目的とするものである。
〔発明の構成〕
そのために本発明の入出力処理方式は、主記憶装置、中
央処理装置、上記主記憶装置のアクセスを行うアクセス
書コントローラ、該アクセス・コントローラとのインク
フェース制御や上記中央処理装置からの指示により入出
力装置の選択やデータ転送の仲介などを行うアダプタ、
及び上記中央処理装置からのアダプタを介しての起動に
よりコマンドを要求しコマンドを解析してデータ転送を
制御する入出力コントローラを備えたデータ処理システ
ムにおいて、上記アクセス・コントローラは、転送アド
レスがセクトされるアドレス・レジスタと転送バイト数
がセントされるバイト・カウンタと転送ステータスがセ
ットされるステータス拳レジスタとを有すると共に、上
記アダプタからの転送要求に応じて」二記主記憶装置を
アクセスして1回の転送毎に転送したバイト数だけ上記
アドレス・レジスタと上記バイト・カウンタとを更新し
、上記ステータス・レジスタとバイト・カウンタとを調
べて上記アダプタに転送終了かエラーありかを通知する
ように構成され、上記アダプタは、上記アクセス・コン
トローラから転送終了が通知された場合にはパディング
会データを作成して上記入出力コントローラとの間でパ
ディング処理を行い、上記アクセス書コントローラから
エラーありが通知された場合にはパディング処理を行わ
ずに上記入出力コントローラにメツセージを送出して転
送を打切る処理を行うように構成されたことを特徴とす
るものである。
〔発明の実施例〕
以下、本発明の実施例を図面を参照しつつ説明する。
第1図は本発明が適用されるシステムの構成例を示す図
、第2図は本発明の1実施例構成を示す図である。図に
おいて、1は主記憶装置、2はCPU(中央処理装置)
、3はDMAコントローラ、4と4−1ないし4−3は
アダプタ、5−2はディスプレィ・ワークステーション
、6と6−1ガいし6−3idIOコントローラ、7u
7’9ンターコントローラ、8はMTコントローラ、9
はプリンタ、10は磁気テープ装置、11−1と11−
2はディスクφコントローラ、12−1と12−2は磁
気ディスク装置、13はSSアクセス・コントローラ、
14.43と63はデータ・バッファ、31はアドレス
・レジスタ、32はバイト・カウンタ、33はステータ
ス・レジスタ、34は判定回路、41と62はコントロ
ール・レジスタ類、42と61は転送プロトコル制御部
を示す。
第1図において、入出力動作時、命令はCPU2から、
例えばアダプタ4−1を介してIOコント0−ラ6 3
、ディスク・コントローラ1l−1(デバイス−コント
ローラ)へ送られ、データ転送はDMAコントローラ3
、アダプタ4−1、工0コントローラ6−3、f”イス
ク拳コントローラ11−1を介して行われる。
本発明の具体的な1実施例構成を示したのが第2図であ
る。以下、第2図を参照しつつ説明する。
第2図において、CPU2は、DMAコントローラ3、
およびアダプタ4を介して工0コントローラ6などの制
御を行う。例えば、DMAコントローラ3のアドレス中
レジスタ31に対するDMAアドレスの設定や、バイト
−カウンタ32に対するバイトカウントの設定、アダプ
タ4のコントロール・レジスタ群41などの設定をする
ことにより動作を指定する。CPU2より10コントロ
ーラ6へ命令が伝えられると、IOコントローラ6は、
デバイスの状態などから命令が実行可能かどうかを判定
し、リード/ライトなどのデータ転送命令であればデー
タ転送フェーズであることをアダプタ4に通知するため
、信号DATAとREQをオンにする。
アダプタ4は、これを信号DREQでDMAコントロー
ラ3に伝え、DMAコントローラ3からの信号DACK
が返ってきたときにデータ・パスを通してデータ転送を
行う。DMAコントローラ3は、アダプタ4からの信号
DREQによる要求に応じて主記憶装置1のアクセスを
行い、1回の転送ごとにアドレス拳レジスタ31とバイ
ト・カウンタ32の内容を転送したバイト数だけ更新す
る。そして、判定回路34では、ステータス・レジスタ
33とバイト・カウンタ32の内容を調べ、信号BRE
AKによりエラーありを、信号5TOPにより転送終了
を、アダプタ4に通知する。つまり、バイト・カウンタ
32は、主記憶上に用意された分だけのデータ量を示し
ており、転送バイト数が残シゼロ(バイト・カウンタ3
2の内容がゼロ)となったとき、DMAコントローラ3
は、信号DACKとともに信号5TOPをオンにして、
アダプタ4に最後の転送であることを通知する。アダプ
タ4は、DMAコントローラ3とのインタフェースの制
御や、CPU2からの指示により入出力装置の選択(信
号SELをオンにする)、データ転送の仲介などを行う
。工0コントローラ6は、アダプタ4を介してCPU2
からの起動によυコマンドを要求(信号MSG、DAT
Aともにオフにして、信号REQをあげる)し、それを
解読してアダプタ4、DMAコントローラ3を介しての
データ転送、IOデバイスとの間のデータ転送など、転
送プロトコルを制御する。プロトコルの制御には、アダ
プタ4.IOコントローラ6間のメツセージのやりとり
が関係する。例えば、IOコントローラ6からアダプタ
4への1コマンド終了“メツセージや、アダプタ4から
IOコントローラ6への1打切り“メツセージなどによ
って転送シーケンスが制御される。
DMAコントローラ3内のバイト・カウンタ32は、先
に述べたように、主記憶上に用意された分だけのデータ
量を示しているのに対し、IOコントローラ6は入出力
処理対象となるブロック数(例えばセクタ単位)が通知
されていて、DMAコントローラ3のバイト・カウンタ
32が20“になっても、信号REQをあげてくること
がある。このような場合、アダプタ4内でパディング・
データをf’l[し、アダプタ4−IOコントローラ6
間の転送は継続するが、アダプタ4−主記憶装置1間の
転送は行わない。そしてCPU2への処理終了通知は、
デバイス側で転送がすべて終了した時点になされる。
また、DMAコントローラ3が検出したエラーなどによ
りパディングを行わずに転送を打切りたい場合には、信
号DkCK、5TOPとともに信号BREAKもオンに
する。アダプタ4は、信号BREAKがオンになると、
パディングを行わずに信号ATNをオンにする。信号A
TNは、工0コントローラ6に対し、送出すべきメツセ
ージがあることを通知する信号であシ、これに対してI
Oコントローラ6は、メツセージを受取ることを示すた
め信号MSGをオン(このとき信号DATAはオフ)に
して信号REQをオンにする。そうするとアダプタ4は
、データ寺パスにエラーを検出したことを示すメツセー
ジをのせて信号ACKをオンにする。
これにより、パディングを行わずに転送が打ち切られる
〔発明の効果〕
以上の説明から明らかなように、本発明によれば、D、
MAコントローラ(!f、たけチャネル)から2つの信
号5TOPとBREAKを使って転送終了かエラーあり
かをアダプタに通知するととによって、アダプタでは、
転送終了であればパディング処理を行うようにし、エラ
ーありであればパディング処理を行わずに転送を打切る
ようにするので、エラ一時のC’ P Uへの通知が早
くなるので、リトライへの移行が早くなる。また、2つ
の信号5TOPとBREAKにより簡単にパディングを
行うかどうかを制御することができる。
【図面の簡単な説明】
第1図は本発明が適用されるシステムの構成例を示す図
、第2図は本発明の1実施例構成を示す図である。 1・・・主記憶装置、2・・・CPU(中央処理装置)
、3・・・DMAコントローラ、4と4−1ないし4−
3・・・アダプタ、5−2・・・ディスプレイ−ワーク
ステーション、6と6−1ないし6−3・・・IOコン
トローラ、7・・・プリンタ・コントローラ、8・・・
MT、コントローラ、9・・・プリンタ、10・・・磁
気テープ装!、11−1と11−2・・・ディスク・コ
ントローラ、12−1と12−2−・・磁気ディスク袋
数、13・・・ssアクセス・コントローラ、 14 
、43と63・・・データ・バッファ、31・・・アド
レス・レジスタ、32・・・バイト・カウンタ、33・
・・ステータス拳しジスク、34・・・判定回路、41
トロ2・・・コントロールやレジスタ群、42と61・
・・転送プロトコル制御部。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ゲ 1/!11

Claims (1)

    【特許請求の範囲】
  1. 王記憶装f4、中央処理装置、上記主記憶装置のアクセ
    スを行うアクセス・コントローラ、該アクセス・コント
    ローラとのインクフェース制御や上記中央処理装置から
    の指示により入出力装置の選択やデータ転送の仲介など
    を行うアダプタ、及び上記中央処理装置からのアダプタ
    を介しての起動によりコマンドを要求しコマンドを解析
    してデータ転送を制御する入出力コントローラを備えた
    データ処理システムにおいて、上記アクセス・コントロ
    ーラは、転送アドレスがセットされるアドレス・レジス
    タと転送バイト数がセットされるバイト・カウンタと転
    送ステータスがセットされるステータス・レジスタとを
    有すると共に、上記アダプタからの転送要求に応じて上
    記主記憶装置をアクセスして1回の転送毎に転送したノ
    ーイト数だけ上記アドレス・レジスタと上記ノくイト・
    カウンタとを更新し、上記ステータス・レジスタとノく
    イト・カウンタとを調べて上記アダプタに転速終了75
    )エラーありかを通知するように構成され、上記アダプ
    タは、上記アクセス・コントローラから転送終了が通知
    された場合にはパディング・データを作成して上記入出
    力コントローラとの間でノζディング処理を行い、上記
    アクセス・コントローラからエラーありが通知された場
    合にはノくディング処理を行わずに上記入出力コントロ
    ーラにメツ」ζ−ジを送出して転送を打切る処理を行う
    ように構rJyされたことを特徴とする入出力処理方式
JP58224690A 1983-11-29 1983-11-29 入出力処理方式 Granted JPS60116061A (ja)

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JP58224690A JPS60116061A (ja) 1983-11-29 1983-11-29 入出力処理方式

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JP58224690A JPS60116061A (ja) 1983-11-29 1983-11-29 入出力処理方式

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JPS60116061A true JPS60116061A (ja) 1985-06-22
JPS6253864B2 JPS6253864B2 (ja) 1987-11-12

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ID=16817705

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JP58224690A Granted JPS60116061A (ja) 1983-11-29 1983-11-29 入出力処理方式

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JP (1) JPS60116061A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60120458A (ja) * 1983-12-05 1985-06-27 Nec Corp デ−タ転送装置
JPS6275861A (ja) * 1985-09-30 1987-04-07 Fujitsu Ltd チヤネル処理装置
JPS6410372A (en) * 1987-07-03 1989-01-13 Nec Corp Direct memory access restart system
US5333274A (en) * 1991-10-15 1994-07-26 International Business Machines Corp. Error detection and recovery in a DMA controller

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US5333274A (en) * 1991-10-15 1994-07-26 International Business Machines Corp. Error detection and recovery in a DMA controller

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JPS6253864B2 (ja) 1987-11-12

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