JPS60114038A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
- Publication number
- JPS60114038A JPS60114038A JP58222751A JP22275183A JPS60114038A JP S60114038 A JPS60114038 A JP S60114038A JP 58222751 A JP58222751 A JP 58222751A JP 22275183 A JP22275183 A JP 22275183A JP S60114038 A JPS60114038 A JP S60114038A
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- JP
- Japan
- Prior art keywords
- circuit
- viterbi decoding
- decoding circuit
- error
- series
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明は、たたみ込み符号を受信して誤シ訂正を行う
誤シ訂正回路に係シ、特にビタビ復号回路について回路
規模ならびに消費電力の低減を可能とした誤シ訂正回路
の構成に関するものである。
誤シ訂正回路に係シ、特にビタビ復号回路について回路
規模ならびに消費電力の低減を可能とした誤シ訂正回路
の構成に関するものである。
従来技術と問題点
ビタビ復号回路は九ｆｃみ込み符号に対して非常に高い
符号化利得が得られる誤シ訂正回路であシ、すでに衛星
通信等の分野で一部実用化されている。
符号化利得が得られる誤シ訂正回路であシ、すでに衛星
通信等の分野で一部実用化されている。
以下に従来のビタビ復号回路について説明する。
第１図にビタビ復号回路に対応する、たたみ込み符号器
の−へ例を示す。たたみ込み符号器は、Ｋ段のシフトレ
ジスタ１０５および排他的論理和１０６゜１０７から成
シ、入力をＢビット、出力なＮｔビットとした時、伝送
効率Ｒ（Ｒ＝Ｂ／Ｎｔ）のたたみ込み符号を生成する。
の−へ例を示す。たたみ込み符号器は、Ｋ段のシフトレ
ジスタ１０５および排他的論理和１０６゜１０７から成
シ、入力をＢビット、出力なＮｔビットとした時、伝送
効率Ｒ（Ｒ＝Ｂ／Ｎｔ）のたたみ込み符号を生成する。
第１図の例は拘束長Ｋ（シフトレジスタ段数）＝３．Ｒ
＝ｘ／ｚの場合を示している。
＝ｘ／ｚの場合を示している。
第２図に従来のビタビ復号回路の一例を示す。
図中２０１ 、２０２は受信たたみ込み符号入力端子、
２０３は加算比較選択（ＡｃＳ）回路群を示す。ＡＣ８
０８回路０３の内部に線図中ＡＣ３１〜ＡＣ３４で示す
ＮＢ＝２Ｂ□（Ｋ−１）個のＡＣ８回路が設けられる。
２０３は加算比較選択（ＡｃＳ）回路群を示す。ＡＣ８
０８回路０３の内部に線図中ＡＣ３１〜ＡＣ３４で示す
ＮＢ＝２Ｂ□（Ｋ−１）個のＡＣ８回路が設けられる。
ＡＣ８回路回路８ｔ〜ＡＣ３４は、たたみ込み符号の各
状態の生き残りパスのパスメトリック（尤度）と、受信
信号から受信した時点の各状態の生き残シパスとそのメ
トリックを加算・比較・選択といった機能によシ計算す
るもので、フィードバック系を含む演算回路である。し
たがって、ビタビ復号回路の高速動作、高利得化を達成
するためには、上記し喪ようにＮＳ個のＡＣ８回路を持
つ必賛がある。
状態の生き残りパスのパスメトリック（尤度）と、受信
信号から受信した時点の各状態の生き残シパスとそのメ
トリックを加算・比較・選択といった機能によシ計算す
るもので、フィードバック系を含む演算回路である。し
たがって、ビタビ復号回路の高速動作、高利得化を達成
するためには、上記し喪ようにＮＳ個のＡＣ８回路を持
つ必賛がある。
ＡＣ８０８回路０３で算出されたパスメトリック２０６
は最尤判定回路２０５に供給され、また、パスセレクト
信号３１０〜３１３はパスメモリ回路２０４に供給され
る。パスメモリ回路２０４はパスセレクト信号３１０〜
３１３に従って生き残シパスを更新、記憶する回路で、
％ＡＣ８回路毎に選択機能付きシフトレジスタが縦続接
続されて全部でＮｓ個の系列をなし、そのシフトレジス
タ系列の相互間がたたみ込み符号の状態遷移に合せて結
合されている。
は最尤判定回路２０５に供給され、また、パスセレクト
信号３１０〜３１３はパスメモリ回路２０４に供給され
る。パスメモリ回路２０４はパスセレクト信号３１０〜
３１３に従って生き残シパスを更新、記憶する回路で、
％ＡＣ８回路毎に選択機能付きシフトレジスタが縦続接
続されて全部でＮｓ個の系列をなし、そのシフトレジス
タ系列の相互間がたたみ込み符号の状態遷移に合せて結
合されている。
最尤判定回路２０５は各パスメモリ系列に蓄えられた情
報の中から最も尤度の高い系列を判定して、そのパスメ
モリ系列の最終のビットを出力に決定する回路である。
報の中から最も尤度の高い系列を判定して、そのパスメ
モリ系列の最終のビットを出力に決定する回路である。
第３図は、第２図におけるパスメモリ回路２０４の従来
の構成を伝送効率Ｒ＝ １／２ 、拘束長に＝３の例に
ついて示したものである。
の構成を伝送効率Ｒ＝ １／２ 、拘束長に＝３の例に
ついて示したものである。
パスメモリ回路はＮ５ＸＴ（Ｔはパスメモリ長）個の選
択機能付きレジスタｐ（ｔ、ｋ）（ｔ＝ｏ〜Ｎｇ−１，
に＝１〜Ｔ）（Ｐ（１，ｋ）はｉ系列、に段目の選択機
能付レジスタ）で構成され、３１０．３１１．３１２゜
３１３はパスセレクト信号入力、３３０．３３１．３３
２゜３３３はパスメモリ系列最終ビット出力でああ。な
お図中のＧＮＤ、νｃｃ、はそれぞれ論理ｍ Ｑ ＃
、 ＠ ｌ ＃に固定されていることを示す。
択機能付きレジスタｐ（ｔ、ｋ）（ｔ＝ｏ〜Ｎｇ−１，
に＝１〜Ｔ）（Ｐ（１，ｋ）はｉ系列、に段目の選択機
能付レジスタ）で構成され、３１０．３１１．３１２゜
３１３はパスセレクト信号入力、３３０．３３１．３３
２゜３３３はパスメモリ系列最終ビット出力でああ。な
お図中のＧＮＤ、νｃｃ、はそれぞれ論理ｍ Ｑ ＃
、 ＠ ｌ ＃に固定されていることを示す。
第４図は、第３図の例よシさらに誤）訂正利得を大きく
とることのできる、伝送効率Ｒ＝ １／２ 。
とることのできる、伝送効率Ｒ＝ １／２ 。
拘束長に＝７．状態数Ｎｇ ＝６４ ＋パスメモリ長Ｔ
＝３５ のビタビ復号回路におけるパスメモリ回路の、
従来の構成について示したものである。（なお第４図に
おいては入出力端子、および結線は第３図の例と同様な
ので省略して示されている。）上述したように、ビタビ
復号回路によれば誤シ訂正利得を大きくできる反面、回
路規模が増大する欠点がある。また誤シ訂正利得を大き
くとるために回路規模を大きくすると電力消費量も太き
くなる不都合がある。
＝３５ のビタビ復号回路におけるパスメモリ回路の、
従来の構成について示したものである。（なお第４図に
おいては入出力端子、および結線は第３図の例と同様な
ので省略して示されている。）上述したように、ビタビ
復号回路によれば誤シ訂正利得を大きくできる反面、回
路規模が増大する欠点がある。また誤シ訂正利得を大き
くとるために回路規模を大きくすると電力消費量も太き
くなる不都合がある。
なお上述のごときたたみ込み符号の符号化、復号化につ
いては、例えばビタビおよびオームラ；ｒ Ｐｒ１ｎｃ
ｉｐｌｅｓ ｏｆ Ｄｉｇｉｔａｌ Ｃｏｎｍｕｎｌｃ
ａｔｉｏｎ ａｎｄＣｏｄｉｎｇ Ｊ マグロヒル社１
９７９年刊および常用。
いては、例えばビタビおよびオームラ；ｒ Ｐｒ１ｎｃ
ｉｐｌｅｓ ｏｆ Ｄｉｇｉｔａｌ Ｃｏｎｍｕｎｌｃ
ａｔｉｏｎ ａｎｄＣｏｄｉｎｇ Ｊ マグロヒル社１
９７９年刊および常用。
岩垂および奇弁；「符号理論」昭晃堂昭和４８年刊等に
記載されている。
記載されている。
発明の目的
本発明は、これらの欠点を除去するためビタビ復号回路
を主に誤シ系列の抽出に用い、これに回路規模の小さい
原データ系列を主に復号する復号手段、ならびに原デー
タ系列から誤り系列を除去する手段を付加し、ビタビ復
号回路内に出力を決定する回路を持たない構成とし、ビ
タビ復号回路のパスメモリ回路をたたみ込み符号の状態
遷移から特定の系列の最終ビットに関連した回路および
結線によシ構成することを特徴とし、その目的は、との
誤シ訂正回路のノ＼−ドウエア量の大部分を占めるビタ
ビ復号回路の回路規模、消費電力の低減を図ることにあ
る。
を主に誤シ系列の抽出に用い、これに回路規模の小さい
原データ系列を主に復号する復号手段、ならびに原デー
タ系列から誤り系列を除去する手段を付加し、ビタビ復
号回路内に出力を決定する回路を持たない構成とし、ビ
タビ復号回路のパスメモリ回路をたたみ込み符号の状態
遷移から特定の系列の最終ビットに関連した回路および
結線によシ構成することを特徴とし、その目的は、との
誤シ訂正回路のノ＼−ドウエア量の大部分を占めるビタ
ビ復号回路の回路規模、消費電力の低減を図ることにあ
る。
発明の実施例
第５図は本発明の対象となる誤シ訂正回路を説明するも
のである。同図においては説明を簡単にするため、伝送
効率Ｒ＝１／２．拘束長に＝３の場合について示してい
る。
のである。同図においては説明を簡単にするため、伝送
効率Ｒ＝１／２．拘束長に＝３の場合について示してい
る。
第５図において、１０１は送信側を示し、１０２は受信
側の、特にこの発明で提案する誤り訂正回路であって、
１０３は伝送路である。第５図においては、伝送路１０
３において誤り系列Ｅ（１）とＥ（２）が原データ列に
加えられる状態を示している。
側の、特にこの発明で提案する誤り訂正回路であって、
１０３は伝送路である。第５図においては、伝送路１０
３において誤り系列Ｅ（１）とＥ（２）が原データ列に
加えられる状態を示している。
送信側１０１にはたたみ込み符号器１０４が設けられる
。このたたみ込み符号器１０４はこの例ではシフトレジ
スタ１０５と、二個の排他的論理和回路１０６と１０７
によって構成した場合を示す。
。このたたみ込み符号器１０４はこの例ではシフトレジ
スタ１０５と、二個の排他的論理和回路１０６と１０７
によって構成した場合を示す。
受信側において１０８は主に原データ系列を復号する簡
易外構造の復号器を示す。つまりこの復号器は排他的論
理和回路によって構成することができる。復号器１０８
の出力Ｑは伝送途中において誤り系列Ｅ（１）及びＥ（
２）が加えられまければたたみ込み符号器１０４の入力
端子１０９に加えられた原データ系列Ｉに等しい。然し
乍ら本来伝送途中において誤シ系列Ｅ（１）及びＥ（２
）が加えられることが一般的であるため１ｌｃＱとなっ
ている。
易外構造の復号器を示す。つまりこの復号器は排他的論
理和回路によって構成することができる。復号器１０８
の出力Ｑは伝送途中において誤り系列Ｅ（１）及びＥ（
２）が加えられまければたたみ込み符号器１０４の入力
端子１０９に加えられた原データ系列Ｉに等しい。然し
乍ら本来伝送途中において誤シ系列Ｅ（１）及びＥ（２
）が加えられることが一般的であるため１ｌｃＱとなっ
ている。
１１１は再符号器である。この再符号器１１１はたたみ
込み符号器１０４と同一の構造のものでよい。
込み符号器１０４と同一の構造のものでよい。
従ってシフトレジスタ１０５と二個の排他的論理和回路
１０６ 、１０７によって構成することができる。
１０６ 、１０７によって構成することができる。
再符号器１１１から出力される再九たみ込み符号Ｒ′（
１）とＲｒ（２）は合成回路１１２と１１３に供給され
る。この合成回路１１２と１１３も例えば排他的論理和
回路によって構成することができる。この合成回路１１
２と１１３の他方の入力端子には、遅延回路１１４と１
１５を通じて伝送路１０３を通じて送られてくるたたみ
込み符号Ｒ（１）とＲ（２）を供給する。
１）とＲｒ（２）は合成回路１１２と１１３に供給され
る。この合成回路１１２と１１３も例えば排他的論理和
回路によって構成することができる。この合成回路１１
２と１１３の他方の入力端子には、遅延回路１１４と１
１５を通じて伝送路１０３を通じて送られてくるたたみ
込み符号Ｒ（１）とＲ（２）を供給する。
合成回路１１２と１１３からは送られてきたたたみ込み
符号Ｒ（１）及びＲ（２）と再符号器１１１から出力さ
れる再たたみ込み符号Ｒ′（１）ＩｗＲ′（２）のそれ
ぞれの排他的論理和Ｐ（１）とＰ（２）が出力され、こ
れをビタビ復号器１１６に供給する。ビタビ復号器１１
６の出力には推定誤シ系列Ｅ（１）■Ｅ（２）が得られ
、この推定誤シ系列Ｅ（１）及びＥ（２）と、遅延回路
１１７を通じて遅延させた簡易な復号器１０８で復号し
た推定原データ系列Ｑを、例えば排他的論理和回路によ
って構成される合成回路１１８で合成することによシ、
出力端子１１９に原データ系列工を得ることができる。
符号Ｒ（１）及びＲ（２）と再符号器１１１から出力さ
れる再たたみ込み符号Ｒ′（１）ＩｗＲ′（２）のそれ
ぞれの排他的論理和Ｐ（１）とＰ（２）が出力され、こ
れをビタビ復号器１１６に供給する。ビタビ復号器１１
６の出力には推定誤シ系列Ｅ（１）■Ｅ（２）が得られ
、この推定誤シ系列Ｅ（１）及びＥ（２）と、遅延回路
１１７を通じて遅延させた簡易な復号器１０８で復号し
た推定原データ系列Ｑを、例えば排他的論理和回路によ
って構成される合成回路１１８で合成することによシ、
出力端子１１９に原データ系列工を得ることができる。
従って再符号器１１１と、合議回路１１２ 、１１３と
、ビタピ復号器１１６によシ誤シ系列を抽出する回路１
２１を構成している。
、ビタピ復号器１１６によシ誤シ系列を抽出する回路１
２１を構成している。
このような構成となっているので、ビタビ復号回路、１
１６の入力は全＠０＃のパターンをたたみ込み符号化し
たようなものとなるため、第２図のビタビ復号回路にお
ける最尤判定回路２０５を省略し、全＠０″状態に対応
するＡＣ８回路に接続されているパスメモリ系列の最終
ビットをビタビ復号回路の出力としても復号化利得の劣
化は小さい。なお第５図に示された誤シ訂正回路につい
ては、特願昭５８−２８２７２号「誤シ訂正回路」にお
いて詳細に説明されている。
１６の入力は全＠０＃のパターンをたたみ込み符号化し
たようなものとなるため、第２図のビタビ復号回路にお
ける最尤判定回路２０５を省略し、全＠０″状態に対応
するＡＣ８回路に接続されているパスメモリ系列の最終
ビットをビタビ復号回路の出力としても復号化利得の劣
化は小さい。なお第５図に示された誤シ訂正回路につい
ては、特願昭５８−２８２７２号「誤シ訂正回路」にお
いて詳細に説明されている。
第６図は本発明の実施例における伝送効率Ｒ＝１７２、
拘束長に＝３．パスメモリ長’ｌ’＝１６．状態数Ｎ８
＝４のビタビ復号回路のバスタそり回路の一例を示した
ものであって、第３図に示された従来例の回路に対応し
ている。第２図のＡＣ８回路回路８ｔに対応するパスメ
モリ系列の最終ビット３３０にビタビ復号回路の出力を
固定し、たたみ込み符号の状態遷移上、最終ビット３３
０に関連する選択機能付レジスタＰ（量、ｋ）（１＝０
〜３．に＝＝１〜１４）およびレジスタＰ（０，１５）
、Ｐ（２，１５）、Ｐ（０，１６）を、たたみ込み符号
の状態遷移に対応する結線でつなぎ構成することによシ
、第３図に示された従来のパスメモリ回路に比べ少ない
回路規模で同等の機能を得ることができる。
拘束長に＝３．パスメモリ長’ｌ’＝１６．状態数Ｎ８
＝４のビタビ復号回路のバスタそり回路の一例を示した
ものであって、第３図に示された従来例の回路に対応し
ている。第２図のＡＣ８回路回路８ｔに対応するパスメ
モリ系列の最終ビット３３０にビタビ復号回路の出力を
固定し、たたみ込み符号の状態遷移上、最終ビット３３
０に関連する選択機能付レジスタＰ（量、ｋ）（１＝０
〜３．に＝＝１〜１４）およびレジスタＰ（０，１５）
、Ｐ（２，１５）、Ｐ（０，１６）を、たたみ込み符号
の状態遷移に対応する結線でつなぎ構成することによシ
、第３図に示された従来のパスメモリ回路に比べ少ない
回路規模で同等の機能を得ることができる。
第７図は本発明の別の実施例であって、伝送効率Ｒ＝
１／２ 、拘束長に＝７．パスメモリ長Ｔ＝３５゜状態
数Ｎｓ ＝６４の、よシ高利得々ビタビ復号回路のパス
メモリ回路を示したものである。第６図の場合と同様、
選択機能付レジスタＰ（０，３５）の出力ビットをビタ
ビ復号回路の出力に固定し、これに関連するレジスタＰ
（１，ｋ）（１＝０〜６３．に＝１〜２９）。
１／２ 、拘束長に＝７．パスメモリ長Ｔ＝３５゜状態
数Ｎｓ ＝６４の、よシ高利得々ビタビ復号回路のパス
メモリ回路を示したものである。第６図の場合と同様、
選択機能付レジスタＰ（０，３５）の出力ビットをビタ
ビ復号回路の出力に固定し、これに関連するレジスタＰ
（１，ｋ）（１＝０〜６３．に＝１〜２９）。
および図中７００に示す選択機能付レジスタ群とたたみ
込み符号の状態遷移に対応する結線にょシ構成すること
によシ、第４図に示された従来のパスメモリ回路では０
４ Ｘ ３５ ＝ ２２４０個必要とした選択機能付レ
ジスタを１９１９個（約８６チ）に削減して、同等の機
能を得ることができる。すなわち、本発明によって削減
できる選択機能付レジスタの数は一般に（（Ｋ−２）Ｘ
Ｎ！１＋１ ）個である。
込み符号の状態遷移に対応する結線にょシ構成すること
によシ、第４図に示された従来のパスメモリ回路では０
４ Ｘ ３５ ＝ ２２４０個必要とした選択機能付レ
ジスタを１９１９個（約８６チ）に削減して、同等の機
能を得ることができる。すなわち、本発明によって削減
できる選択機能付レジスタの数は一般に（（Ｋ−２）Ｘ
Ｎ！１＋１ ）個である。
第８図は第７図に示されたパスメモリ回路をＬＳＩ化し
九場合におけるＬＳＩ内におけるレイアウトイメージを
例示したものである。前述のように本発明を適用するこ
とによって、第４図に示された従来のパスメモリ回路に
比べて素子数が減少して、第７図の３０段目以降におけ
る選択機能付レジスタの総数は６３個となシ、従ってこ
の６３個の選択機能付レジスタを含む第７図の選択機能
付レジスタ群７００を、第８図において８００に示すよ
うに１段にまとめることができ、従ってレイアウト的に
もチップ面積の低減が可能になる。
九場合におけるＬＳＩ内におけるレイアウトイメージを
例示したものである。前述のように本発明を適用するこ
とによって、第４図に示された従来のパスメモリ回路に
比べて素子数が減少して、第７図の３０段目以降におけ
る選択機能付レジスタの総数は６３個となシ、従ってこ
の６３個の選択機能付レジスタを含む第７図の選択機能
付レジスタ群７００を、第８図において８００に示すよ
うに１段にまとめることができ、従ってレイアウト的に
もチップ面積の低減が可能になる。
発明の詳細
な説明したように本発明を用いることによシ、誤シ訂正
利得の劣化なしに誤シ訂正回路の素子数。
利得の劣化なしに誤シ訂正回路の素子数。
結線数を低減でき、かつ消費電力の低減が可能に々ると
ともに、ＬＳＩ化に際して、レイアウト設計上そのチッ
プ面積を低減できるなどの利点がある。
ともに、ＬＳＩ化に際して、レイアウト設計上そのチッ
プ面積を低減できるなどの利点がある。
第１図はビタビ復号回路に対応するたたみ込み符号器（
Ｒ＝１／２ 、 Ｋ＝ａ ）の説明図、第２図は従来の
ビタビ復号回路（Ｒ＝１／２ 、 Ｋ＝ａ ）の説明図
、第３図は第２図の従来のビタビ復号回路（Ｒ＝１７２
゜Ｋ＝３ 、 Ｔ＝１６ ）のパスメモリ回路の構成図
、第４図は従来のビタビ復号回路（Ｒ＝１／２．に＝７
．Ｔ＝３！５）のパスメモリ回路の説明図、第５図は本
発明の対象となる誤シ訂正回路の説明図、第６図は本発
明の実施例（Ｒ＝１／２ 、 Ｋ＝ａ 、 Ｔ＝１６
）のパスメモリ回路の構成図、第７図は本発明の実施例
（Ｒ＝１／２ 、 Ｋ＝７ 、 Ｔ＝３５ ） のパス
メモリ回路の構成図、第８図は第７図の実施例のビタビ
復号回路をＬＳＩ化した際のパスメモリ回路のレイアウ
トイメージの説明図である。 １０１：送信側、１０２ ：受信側、１０３：伝送路、
１０４：た念み込み符号器、１０８ ：原データ系列を
する手段、１１６ ：ビタビ復号回路、２０４ ：生き
残シパスの更新・記憶を行う回路（パスメモリ回路）、
２０５：出力を決定する回路（最尤判定回路） ％ ａ
ａ。 ：パスメモリ回路の特定の１系列の最終ビットの出力端
子。 特許出願人 日本電信電話公社
Ｒ＝１／２ 、 Ｋ＝ａ ）の説明図、第２図は従来の
ビタビ復号回路（Ｒ＝１／２ 、 Ｋ＝ａ ）の説明図
、第３図は第２図の従来のビタビ復号回路（Ｒ＝１７２
゜Ｋ＝３ 、 Ｔ＝１６ ）のパスメモリ回路の構成図
、第４図は従来のビタビ復号回路（Ｒ＝１／２．に＝７
．Ｔ＝３！５）のパスメモリ回路の説明図、第５図は本
発明の対象となる誤シ訂正回路の説明図、第６図は本発
明の実施例（Ｒ＝１／２ 、 Ｋ＝ａ 、 Ｔ＝１６
）のパスメモリ回路の構成図、第７図は本発明の実施例
（Ｒ＝１／２ 、 Ｋ＝７ 、 Ｔ＝３５ ） のパス
メモリ回路の構成図、第８図は第７図の実施例のビタビ
復号回路をＬＳＩ化した際のパスメモリ回路のレイアウ
トイメージの説明図である。 １０１：送信側、１０２ ：受信側、１０３：伝送路、
１０４：た念み込み符号器、１０８ ：原データ系列を
する手段、１１６ ：ビタビ復号回路、２０４ ：生き
残シパスの更新・記憶を行う回路（パスメモリ回路）、
２０５：出力を決定する回路（最尤判定回路） ％ ａ
ａ。 ：パスメモリ回路の特定の１系列の最終ビットの出力端
子。 特許出願人 日本電信電話公社
Claims (1)
- たたみ込み符号からなる原データ系列に誤如系列を挿入
されている受信信号から原データ系列を主に復号する復
号手段と、前記受信信号から誤υ系列を主に抽出する誤
シ抽出手段と、前記復号手段によって復号された原デー
タ系列から前記誤シ抽出手段によって抽出された誤り系
列を除去する手段とを具えた誤シ訂正回路によって、受
信したｆｃ＋み込み符号の誤り訂正を行う受信手段にお
いて、前記誤シ抽出手段としてビタビ復号回路を具え、
該ビタビ復号回路において、該ビタビ復号回路の生き残
シバスの更新、記憶を行う複数系列のパスメモリ回路の
うちの特定の１系列の最終ビットを該ビタビ復号回路の
出力として取り出すとともに、該ビタビ復号回路のバス
メモリ回路を原データ系列のたたみ込み符号の状態遷移
上前記特定び結線のみによって構成したことを特徴とす
る誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222751A JPS60114038A (ja) | 1983-11-26 | 1983-11-26 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222751A JPS60114038A (ja) | 1983-11-26 | 1983-11-26 | 誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60114038A true JPS60114038A (ja) | 1985-06-20 |
| JPS645492B2 JPS645492B2 (ja) | 1989-01-31 |
Family
ID=16787334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222751A Granted JPS60114038A (ja) | 1983-11-26 | 1983-11-26 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60114038A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542440A (en) * | 1978-09-20 | 1980-03-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Decoding device for convolutional code |
-
1983
- 1983-11-26 JP JP58222751A patent/JPS60114038A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542440A (en) * | 1978-09-20 | 1980-03-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Decoding device for convolutional code |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS645492B2 (ja) | 1989-01-31 |
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