JPS60111515A

JPS60111515A - ｎ次フイルタ装置

Info

Publication number: JPS60111515A
Application number: JP21906183A
Authority: JP
Inventors: Noriyuki Fukushima; 範之福島; Hiromi Okitsu; 興津　裕己; Kimitake Utsunomiya; 侯武宇都宮
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-11-21
Filing date: 1983-11-21
Publication date: 1985-06-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ＩＣ化に適した任意の特性の得られる０次フ
ィルタ装置に関する。

背景技術とその問題点いわゆるＩＣ化フィルタは、集積化される素子のばらつ
きや、温度特性などのために実用化が進んでいない。

このような素子のばらつき等の問題を解決する方法とし
て、積分器に掛算器を組み合せた回路が提案されている
。しかしながらこの方法では素子数が極めて多くなる欠
点があった。

発明の目的本発明はこのような点にかんがみ、簡単な構成で良好な
特性が得られるようにするものである。

発：！りの概要本発明は、信号電圧をＰ−Ｎ接合を用いて電流に変換し
、この変換された電流をコンデンサの一端に供給するよ
うにした積分器を８段カスケード接続し、上記コンデン
サの他端に上記信号電圧を任意のレベルで印加して上記
電流に変換された信号に加算するようにした０次フィル
タ装置であって、これによれば簡単な構成で良好な特性
を得ることができる。

実施例第１図は０次フィルタ装置の全体の構成を示す。

図において、入力端子（１）からの信号が減衰率α０の
アッテネータ（２ｏ）を通じて積分器（３１）の正入力
端子に供給される。この積分器（３１）の出力が加算器
（４１）に供給され、入力端子＋１１から信号が減衰率
α１のアッテネータ（２１）を通じて加算器（４１）に
供給される。この加算器（４１）の出力が積分器（３２
）の正入力端子に供給される。これらの積分器（：（１
）、加算器（４ｚ　）　、アッテネータ（２１）の回路
が繰り返しｎ段設ｋＪられる。このｎ段目の加算器（４
ｎ）の出力が出力端子（５）に取り出される。さらにこ
の出力端子（５）の信号が、直接初段の積分器（３１）
の負入力端子に供給されると共に、減衰率に１、Ｋ２　
・・’　Ｋｎ−１のアッテネータ（６１）、（６２）・
・・　（６ｎ−１）を通じて各段の積分器（３２）、（
３３）　・・・　（３ｎ）の負入力端子に供給される。

この回路の伝達関数はとなる。ここでαｈ、αｎ−１　・・・αＯｓ　Ｋｎ　
％ＫｆＬ−１・・・Ｋ１はそれぞれ任意に選ぶことがで
きる。

そしてこの回路におい′ζ、積分器（３１）、（３２）
・・・　（３ｎ）として第２図に示す回路を用いる。図
において、第１、第２の端子（１１）、（１２）が差動
形に接続されたトランジスタ（１３）、（１４）のベー
スに接続される。このトランジスタ（１３）、（１４）
のエミッタが互いに接続され、この接続点に電流値２Ｉ
ｅの定電流源（１５）が接続される。またトランジスタ
（１４）のコレクタに電流値Ｉｅの定電流源（１６）が
接続されると共に、このトランジスタ（１４）のコレク
タが容量値Ｃのコンデンサ（１７）の一端に接続される
。このコンデンサ（１７）の他端が第３の端子（１８）
に接続される。

この回路において、端子（１１）、（１２）に供給され
る信号の差に相当する電流にてコンデンサ（１７）がド
ライブされ、このコンデンサ（１７）の他端の端子（１
８）が電圧ドライブされることにより、この端子（１８
）に供給される信号が加算される。

従ってこの回路によって上述の積分器（３１）、（３２
）・・・　（３ｎ）及び加算器（４１）、（４２）・・
・　（４ｎ）の１段が形成され、端子（１１）、（１２
）及び（１８）がそれぞれ積分器（３１）、（３２）・
・・　（３ｎ）の正負の入力端子及び加算器（４１）、
（４２）・・・　（４ｎ）の他方の入力端子に相当する
。

そしてこの回路において、トランジスタ（１３）、（１
４）のエミッタインピーダンスをｒｅとして、積分の時
定数τば τ＝２　ｒｅ畢Ｃｅである。従ってバイアス電流１ｅを変化させることによ
り、時定数τを制御することができる。

さらに第３図はこの積分器を用いて１次フィルタ装置を
構成した場合である。図において電圧Ｖｏにバイアスさ
れた人力信号源（２１）が入力端子（１１を通じて初段
のトランジスタ（１３ｘ）のベースに接続される。また
各段のトランジスタ（１４１）、（１４２）　・・・　
（１４ｎ−ｔ）のコレクタが次段のトランジスタ（１３
２）、（１３３）　・・・（１３ｎ）のベースに接続さ
れる。さらに終段のトランジスタ（１４ｎ）のコレクタ
からバッファ用のトランジスタ（２２）を通じて出力端
子（５）が導出される。

さらに、出力端子（５）が直接または抵抗器（２３１）
　。

（２４ｚ　）、（２３２）　、　’（２４２）　・・・
　（２３ｎ−１）　。

（２４ｎ−１）からなるアッテネータを通じてトランジ
スタ（１４ｚ　）、（１４２）　・・・　（１４ｎ）の
ベースに接続される。なおアッテネータの他端はＶ。

の電源に接続される。

またコンデンサ（１７ｚ）、（１７２）・・・（１７ｎ
）の他端（１８ｒ）、（１８２）・・・（１８ｎ）は図
面を省略するが同様のアッテネータを通じ゛ζ入力端子
（１１に接続される。

このようにして１次フィルタ装置が構成されるわけであ
るが、この装置によれば積分器の電圧電流変換をトラン
ジスタのエミッタインピーダンスを用いて行うようにし
たので、素子数が極めて少くなる。またバイアス電流に
よって時定数をコントロールでき、この場合にばらつき
はバイアス電流のみに依存することになるので、ばらつ
きを容易に補正することができる。さらにペースエミッ
タ間電圧の微少な電圧変化で信号を伝送することができ
るので、積分器の出力回路を極めて簡単にすることがで
きる。

従って素子の温度特性、ばらつきに影響されない、安定
かつ高精度のＩＣフィルタを実現でき、さらにこΦとき
従来の回路に比べて素子数を大幅に減らずことができる
。

これによってＩＣ周辺部品の大幅な削減、種々の多様な
機能の大規模集積化が可能となり、製品の製造コスト、
サービスコストの減少、基板面積の減少にともなうデザ
インの自由度拡大などがもたらされる。

なお第４図はフィードバック側のアッテネータ（６１）
、（６２）・・・をコンデンサで構成した例であって、
コンデンサ（１’ｈ）を所望の比率で容量値ｍＣのコン
デンサ（１７１′）及び容量値（１−ｍ、）Ｃのコンデ
ンサ（１７Ｃ’）に分割し、一方の他端を端子（１８）
とし、他方の他端に出力端子（５）を接続する。

また第５図はトランジスタ（１３）、（１４）のエミッ
タに多数のＰ−Ｎ接合（３１）、（３２）を設けて、許
容人力レベルを大きくした例を丞ず。

これらの例においても、上述の実施例と同様の作用効果
がある。

発明の効果本発明によれば、簡単な構成で良好な特性が得られるよ
うになった。

【図面の簡単な説明】

第１図は本発明の全体の構成図、第２図、第３図はその
具体回路図、第４図、第５図は他の例の構成図である。（１１）、（１２）、（１８）は端子、（１３）、（１
４）はトランジスタ、（１５）、（１６）は定電流源、
（１７）はコンデンサである。第１図第２図

Claims

【特許請求の範囲】

信号電圧をＰ−Ｎ接合を用いて電流に変換し、この変換
された電流をコンデンサの一端に供給するよう、にした
積分器を８段カスケード接続し、上−記コンデンサの他
端に上記信４電圧を任意のレベルで印加して上記電流に
変換された信号に加算するようにした０次フィルタ装置
。