JPS6010633B2 - 薄膜ｅｌ表示装置の駆動回路 - Google Patents
薄膜ｅｌ表示装置の駆動回路Info
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- JPS6010633B2 JPS6010633B2 JP1363177A JP1363177A JPS6010633B2 JP S6010633 B2 JPS6010633 B2 JP S6010633B2 JP 1363177 A JP1363177 A JP 1363177A JP 1363177 A JP1363177 A JP 1363177A JP S6010633 B2 JPS6010633 B2 JP S6010633B2
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- JP
- Japan
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- line
- voltage
- thin film
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Description
【発明の詳細な説明】
本発明は二重絶縁型薄膜ＥＬ表示装置の駆動回路に関す
る。
る。
本発明はマトリックス電極を有する二重絶縁型薄膜ＥＬ
表示装置で文字、記号或いは模様等を表示する場合、上
記マトリックス電極に表示電圧を印加する回路をＮチャ
ンネルＭＯＳ、又はＮＰＮトランジスタ等一種類のスイ
ッチング素子で構成することができる回路を提供するも
のである。
表示装置で文字、記号或いは模様等を表示する場合、上
記マトリックス電極に表示電圧を印加する回路をＮチャ
ンネルＭＯＳ、又はＮＰＮトランジスタ等一種類のスイ
ッチング素子で構成することができる回路を提供するも
のである。
そして本発明は薄膜ＥＬ表示装置の駆動回路を集積回路
によって構成することを可能にするものである。また本
発明は少ないスイッチング素子で構成することができる
薄膜ＥＬ表示装置の駆動回路を提供するものである。
によって構成することを可能にするものである。また本
発明は少ないスイッチング素子で構成することができる
薄膜ＥＬ表示装置の駆動回路を提供するものである。
次に本発明の駆動回路を説明する前に二重絶縁型薄膜Ｅ
Ｌ表示装置について説明する。
Ｌ表示装置について説明する。
第１図に示すようにガラス基板１の上に１山０３よりな
る帯状の透明電極２を平行に設け、この上に例えばＹ２
Ｑ，Ｓｉ２Ｎ４等の誘電物質層３、Ｍｈ等の活性剤をド
ープしたＺｎＳよりなるＥＬ層４、上記と同じくＹ２０
３，Ｓｉ３Ｎ４等の誘電物質層５を蒸着法、スパッタリ
ング法のような薄膜技術を用いて５００〜１００００△
の厚さで順次頭層して３層構造にし、その上に上記透明
電極２と直交する方向にＡ〆等よりなる帯状の背面電極
６を平行に設ける。
る帯状の透明電極２を平行に設け、この上に例えばＹ２
Ｑ，Ｓｉ２Ｎ４等の誘電物質層３、Ｍｈ等の活性剤をド
ープしたＺｎＳよりなるＥＬ層４、上記と同じくＹ２０
３，Ｓｉ３Ｎ４等の誘電物質層５を蒸着法、スパッタリ
ング法のような薄膜技術を用いて５００〜１００００△
の厚さで順次頭層して３層構造にし、その上に上記透明
電極２と直交する方向にＡ〆等よりなる帯状の背面電極
６を平行に設ける。
この構成の二重絶縁型薄膜ＥＬ表示装置において、第１
の電極群２のうちの一つと第２の電極群６のうちの一つ
に適当な交流電圧を印加すると、両軍極が交差して挟ま
れた微少面積部分のＥＬ層４が発光する。この微少面積
部分が文字、記号、模様を表示する場合の一絵素に相当
する。従ってこの一絵素を１個ずつ選択走査して、又は
選択された絵素全部を同時に駆動して文字、記号等を表
示する。この薄膜ＥＬ表示装置は高輝度発光し寿命が長
く、安定である等の点で従来の分散型ＥＬ素子に比べて
優れた特性を持っている。上記薄膜ＥＬ素子は１５０Ｖ
〜３００Ｖ程度の比較的高電圧を印加しなければ発光せ
ず、且つ上記２つの直交する電極より選択した特定の点
に上記高電圧を印加するため、一方の電極には高電圧電
源回路に接続する高耐圧スイッチング素子、他方の電極
にはアース電位に接続する高耐圧スイッチング素子がそ
れぞれ必要である。
の電極群２のうちの一つと第２の電極群６のうちの一つ
に適当な交流電圧を印加すると、両軍極が交差して挟ま
れた微少面積部分のＥＬ層４が発光する。この微少面積
部分が文字、記号、模様を表示する場合の一絵素に相当
する。従ってこの一絵素を１個ずつ選択走査して、又は
選択された絵素全部を同時に駆動して文字、記号等を表
示する。この薄膜ＥＬ表示装置は高輝度発光し寿命が長
く、安定である等の点で従来の分散型ＥＬ素子に比べて
優れた特性を持っている。上記薄膜ＥＬ素子は１５０Ｖ
〜３００Ｖ程度の比較的高電圧を印加しなければ発光せ
ず、且つ上記２つの直交する電極より選択した特定の点
に上記高電圧を印加するため、一方の電極には高電圧電
源回路に接続する高耐圧スイッチング素子、他方の電極
にはアース電位に接続する高耐圧スイッチング素子がそ
れぞれ必要である。
上記のように２つの高耐圧スイッチング素子は同じ電極
をアース側にして用いることができず、従って二種類の
型式のスイッチング素子が必要である。例えばＮＰＮト
ランジスタとＰＮＰトランジスタ、或いはＮチャンネル
型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジ
スタである。そしてこれらスイッチング素子は薄膜ＥＬ
表示装置の電極数と同数だけ必要である。しかし現在高
耐圧モノリジックのＰＮＰとＮＰＮ（又はＰチャンネル
とＮチャンネルＭＯＳ）トランジスタをＩＣ化すること
は非常に困難であり研究中である。本発明は以上のよう
な点に鑑みて、比較的実現性の高い、Ｎチャンネル型Ｍ
ＯＳ或いはＮＰＮトランジスタの高耐圧モノリジツクを
用い、ＩＣ化を可能にする回路である。
をアース側にして用いることができず、従って二種類の
型式のスイッチング素子が必要である。例えばＮＰＮト
ランジスタとＰＮＰトランジスタ、或いはＮチャンネル
型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジ
スタである。そしてこれらスイッチング素子は薄膜ＥＬ
表示装置の電極数と同数だけ必要である。しかし現在高
耐圧モノリジックのＰＮＰとＮＰＮ（又はＰチャンネル
とＮチャンネルＭＯＳ）トランジスタをＩＣ化すること
は非常に困難であり研究中である。本発明は以上のよう
な点に鑑みて、比較的実現性の高い、Ｎチャンネル型Ｍ
ＯＳ或いはＮＰＮトランジスタの高耐圧モノリジツクを
用い、ＩＣ化を可能にする回路である。
第２図は本発明の駆動装置の回路図を示し、第３図はタ
イムチャートを示す。
イムチャートを示す。
第２図において、１０は前記の薄膜ＥＬ表示装置を示し
、この図では×方向の電極〆，〜Ｘｍをデータ側電極と
し、Ｙ方向電極Ｙ，〜Ｙｎを走査側電極とし、電極のみ
を示している。
、この図では×方向の電極〆，〜Ｘｍをデータ側電極と
し、Ｙ方向電極Ｙ，〜Ｙｎを走査側電極とし、電極のみ
を示している。
１１は共通線Ａに１／２の書込み電圧（１／２Ｖｗ）を
印加する駆動回路である。
印加する駆動回路である。
１２はデータ例のアノード共通のダイオードアレイを示
し、これはデータ側駆動線の分離と後述する高耐圧トラ
ンジスタよりなるスイッチング素子の逆バイアスを保護
する作用をする。
し、これはデータ側駆動線の分離と後述する高耐圧トラ
ンジスタよりなるスイッチング素子の逆バイアスを保護
する作用をする。
１３はデータ側のスイッチング素子回路でありソース共
通のＮチャンネル高耐圧ＭＯＳトランジスタよりなり、
書込みの非選択絵素点に充電された電荷を放電させる回
路を形成する。
通のＮチャンネル高耐圧ＭＯＳトランジスタよりなり、
書込みの非選択絵素点に充電された電荷を放電させる回
路を形成する。
１４は走査側のスイッチング素子回路で、ソ−ス共通の
Ｎチャンネル高耐圧ＭＯＳトランジスタよりなり、書込
みの選択絵素点に書込み電圧を印加する回路を形成する
。
Ｎチャンネル高耐圧ＭＯＳトランジスタよりなり、書込
みの選択絵素点に書込み電圧を印加する回路を形成する
。
１５は走査側駆動線分機及びスイッチング素子の逆バイ
アス保護をする走査側のアノード共通のダイオードアレ
イである。
アス保護をする走査側のアノード共通のダイオードアレ
イである。
上記ダイオード及びトランジスタは同一サブストレート
上に作られている。
上に作られている。
１６は１フィールド走査の終了時に、薄膜ＥＬ表示装置
全面にフィールドリフレッシュパルスを印加するため、
駆動線Ｂにフィールドリフレッシュパルスを供給する駆
動回路である。
全面にフィールドリフレッシュパルスを印加するため、
駆動線Ｂにフィールドリフレッシュパルスを供給する駆
動回路である。
次に上記駆動回路の書込み動作を説明する。
先づ第１段階として走査側のスイッチング素子回路１４
を構成する全てのＭＯＳトランジスタＳＳ，〜ＳＳｎの
ゲートにハイレベル信号を供給しこれをオン状態にする
。このときデータ側のスイッチング素子回路１４の全ト
ランジスタＳＰ，〜ＳＤｍはオフ状態にされている。そ
して書込み駆動回路１１の入力端子Ｓ，に信号が供給さ
れスイッチングトランジスタＴ，，Ｔ２がオンになり共
通線Ａに１／２の書込み電圧（１′２ＶＷ）が印加され
る。従って全てのデータライン（Ｘ，〜Ｘｍ）より、薄
膜ＥＬ表示菱鷹を構成する全絵素点に電圧１′２Ｖｗが
充電される。即ち薄膜ＥＬ表示装置はＥＬ層４の両側に
誘電体層３，５が形成され、その両側に電極２，６が設
けられているので薄膜ＥＬ表示装置は容量性素子と見る
ことができ、各絵素の容量成分に上記電圧が充電される
。次にデータ側スイッチング素子回路１３中の書込み絵
素（ｉ，ｉ）を含むデータ側選択ラインＸｉのトランジ
スタＳＤｉをオフ状態に持続し、非選択ラインＸｋ羊ｉ
のトランジスタＳＤｋ羊ｉをオンに変化させる。
を構成する全てのＭＯＳトランジスタＳＳ，〜ＳＳｎの
ゲートにハイレベル信号を供給しこれをオン状態にする
。このときデータ側のスイッチング素子回路１４の全ト
ランジスタＳＰ，〜ＳＤｍはオフ状態にされている。そ
して書込み駆動回路１１の入力端子Ｓ，に信号が供給さ
れスイッチングトランジスタＴ，，Ｔ２がオンになり共
通線Ａに１／２の書込み電圧（１′２ＶＷ）が印加され
る。従って全てのデータライン（Ｘ，〜Ｘｍ）より、薄
膜ＥＬ表示菱鷹を構成する全絵素点に電圧１′２Ｖｗが
充電される。即ち薄膜ＥＬ表示装置はＥＬ層４の両側に
誘電体層３，５が形成され、その両側に電極２，６が設
けられているので薄膜ＥＬ表示装置は容量性素子と見る
ことができ、各絵素の容量成分に上記電圧が充電される
。次にデータ側スイッチング素子回路１３中の書込み絵
素（ｉ，ｉ）を含むデータ側選択ラインＸｉのトランジ
スタＳＤｉをオフ状態に持続し、非選択ラインＸｋ羊ｉ
のトランジスタＳＤｋ羊ｉをオンに変化させる。
このときも走査側スイッチング回路１４は全てのトラン
ジスタＳＳ，〜ｎをオンに保っている。従って書込み絵
素（ｉ，ｊ）を含むデータラインＸｊは上記充電電圧１
／２Ｖｗを保つが非選択のデータラインＸｋ主ｉに含ま
れる絵素の電荷は放電されてしまう。以上２段階でデー
タ側選択ラインＸｉへの予備充電が終了する。その後第
３段階としてデータ側スイッチング回路１３の全トラン
ジスタＳＤ，〜ＳＤｍをオフ状態にする。
ジスタＳＳ，〜ｎをオンに保っている。従って書込み絵
素（ｉ，ｊ）を含むデータラインＸｊは上記充電電圧１
／２Ｖｗを保つが非選択のデータラインＸｋ主ｉに含ま
れる絵素の電荷は放電されてしまう。以上２段階でデー
タ側選択ラインＸｉへの予備充電が終了する。その後第
３段階としてデータ側スイッチング回路１３の全トラン
ジスタＳＤ，〜ＳＤｍをオフ状態にする。
一方走査側スイッチング回路１４では書込み絵素（ｉ，
ｉ）を含む走査ラインＹｊのトランジスタＳＳｉのみを
オン状態に保ち、他のトランジスタＳＳ〆羊ｊをオフに
する。この状態で共通線Ａに再び電圧１／２ＶＷを印加
すべく、入力端子Ｓ，より信号を与えトランジスタＴ，
，Ｌをオンにする。この電圧が印加されると書込み絵素
（ｉ，ｉ）には先に電圧１／２Ｖｗが充電されておりこ
の電圧が第３段階で加えられた電圧１／２Ｖｗと蚤畳し
て引上げられる。このとき非選択データラインＸｋ羊ｉ
は第２段階にて放電しているため第３段階での引上げ電
圧１′２Ｖｗとなり、さらに非選択走査ラインＹクキｉ
は容量結合によって第３段階での引上げ電圧１／２Ｖｗ
に追従する。結局書込み絵素（ｉ，ｊ）には書込み電圧
Ｖｗが印加され発光をするが、選択データラインＸｉと
非選択走査ラインＹそ羊ｉの交点にある半選択絵秦（ｉ
，Ｚ）と、非選択データラインＸｋ主ｉと選択走査ライ
ンの交点にある半選択絵素（ｋ，ｉ）には電圧１′２Ｖ
ｗが印加されるがこの電圧は薄膜ＥＬ表示装置の閥値電
圧以下であり書込み或いは消去動作をしない。さらに非
選択データラインと非選択走査ラインの交点にある非選
択絵素（ｋ．〆）についても同様である。ここで薄膜Ｅ
Ｌ表示装置に加えられる電圧を等価回路を用いて考察す
る。
ｉ）を含む走査ラインＹｊのトランジスタＳＳｉのみを
オン状態に保ち、他のトランジスタＳＳ〆羊ｊをオフに
する。この状態で共通線Ａに再び電圧１／２ＶＷを印加
すべく、入力端子Ｓ，より信号を与えトランジスタＴ，
，Ｌをオンにする。この電圧が印加されると書込み絵素
（ｉ，ｉ）には先に電圧１／２Ｖｗが充電されておりこ
の電圧が第３段階で加えられた電圧１／２Ｖｗと蚤畳し
て引上げられる。このとき非選択データラインＸｋ羊ｉ
は第２段階にて放電しているため第３段階での引上げ電
圧１′２Ｖｗとなり、さらに非選択走査ラインＹクキｉ
は容量結合によって第３段階での引上げ電圧１／２Ｖｗ
に追従する。結局書込み絵素（ｉ，ｊ）には書込み電圧
Ｖｗが印加され発光をするが、選択データラインＸｉと
非選択走査ラインＹそ羊ｉの交点にある半選択絵秦（ｉ
，Ｚ）と、非選択データラインＸｋ主ｉと選択走査ライ
ンの交点にある半選択絵素（ｋ，ｉ）には電圧１′２Ｖ
ｗが印加されるがこの電圧は薄膜ＥＬ表示装置の閥値電
圧以下であり書込み或いは消去動作をしない。さらに非
選択データラインと非選択走査ラインの交点にある非選
択絵素（ｋ．〆）についても同様である。ここで薄膜Ｅ
Ｌ表示装置に加えられる電圧を等価回路を用いて考察す
る。
第４図は第３段階の動作が始められる前、即ち選択され
た走査ラインＹｊのトランジスタＳＳｊがオンにされ、
他のトランジスタＳＳそ＝ｊがオフにされ、共通線Ａに
電圧１／２Ｖｗが印加される直前の等価回路を示す。
た走査ラインＹｊのトランジスタＳＳｊがオンにされ、
他のトランジスタＳＳそ＝ｊがオフにされ、共通線Ａに
電圧１／２Ｖｗが印加される直前の等価回路を示す。
この図において、各記号は次の意味を持つ。マトリック
ス素線数、データ側：ｍ、 走査側：ｎ、ｍ、ｎ》１ １絵素容量：Ｃｅ 選択走査ライン：ｊ、書込みデータラインの選択数：Ｐ
走査側配線の浮遊容量：Ｃｓデータ側配線の浮遊容量：
Ｃｄ 書込み絵素を含むデータラインに接続されている全ダイ
オード：Ｄｓ（逆バイアス）書込み絵素を含まないデー
タラインに俊線されている全ダイオード：Ｄｎ（順バイ
アス）Ｃ，：非選択絵素（データ側からも走査側からも
選択されない絵素）（ｋ，そ）の全ての容量和、Ｃ，＝
（ｎ一１）（ｍ−ｐ）ＣｅＣ２：半選択絵素（データラ
イン側からのみ選択された絵素）（ｉ，そ）の容量和Ｃ
２＝ｐ（ｎ一・）ＣｅＣ３：選択絵素（ｉ，ｉ）の容量
和Ｃ３＝ＰＣｅＣ４：半選択絵素（走査ライン側からの
み選択された絵秦）（ｋ，ｊ）の容量和Ｃ４＝（ｍ一ｐ
）Ｃｅち：走査側ラインの中、書込み絵素（ｉ，ｊ）を
含まない走査側配線の浮遊容量和Ｃ５＝（ｎ一・）ＣＳ
Ｃ６：データ側ライン中、書込み絵素（ｉ，ｊ）を含む
データ側配線の浮遊容量和Ｃ６＝ＰＣｄ上記容量Ｃ，〜
Ｑは次のような電位にある。
ス素線数、データ側：ｍ、 走査側：ｎ、ｍ、ｎ》１ １絵素容量：Ｃｅ 選択走査ライン：ｊ、書込みデータラインの選択数：Ｐ
走査側配線の浮遊容量：Ｃｓデータ側配線の浮遊容量：
Ｃｄ 書込み絵素を含むデータラインに接続されている全ダイ
オード：Ｄｓ（逆バイアス）書込み絵素を含まないデー
タラインに俊線されている全ダイオード：Ｄｎ（順バイ
アス）Ｃ，：非選択絵素（データ側からも走査側からも
選択されない絵素）（ｋ，そ）の全ての容量和、Ｃ，＝
（ｎ一１）（ｍ−ｐ）ＣｅＣ２：半選択絵素（データラ
イン側からのみ選択された絵素）（ｉ，そ）の容量和Ｃ
２＝ｐ（ｎ一・）ＣｅＣ３：選択絵素（ｉ，ｉ）の容量
和Ｃ３＝ＰＣｅＣ４：半選択絵素（走査ライン側からの
み選択された絵秦）（ｋ，ｊ）の容量和Ｃ４＝（ｍ一ｐ
）Ｃｅち：走査側ラインの中、書込み絵素（ｉ，ｊ）を
含まない走査側配線の浮遊容量和Ｃ５＝（ｎ一・）ＣＳ
Ｃ６：データ側ライン中、書込み絵素（ｉ，ｊ）を含む
データ側配線の浮遊容量和Ｃ６＝ＰＣｄ上記容量Ｃ，〜
Ｑは次のような電位にある。
Ｃ．，Ｃ４，Ｃ５はＯＶ、Ｃ２，Ｃ３，Ｃ６は１′２Ｖ
ｗである。次の第３段階で選択された走査ラインＹｊの
トランジスタＳＳｊがオン、他のトランジスタＳＳ〆羊
ｊがオフ、データ側の全トランジスタＳＤ，〜ＳＤｍが
オフにされて、共通線Ａに１／２Ｖｗが印加されたとき
、第４図のＳ点の電圧Ｖｓはである。
ｗである。次の第３段階で選択された走査ラインＹｊの
トランジスタＳＳｊがオン、他のトランジスタＳＳ〆羊
ｊがオフ、データ側の全トランジスタＳＤ，〜ＳＤｍが
オフにされて、共通線Ａに１／２Ｖｗが印加されたとき
、第４図のＳ点の電圧Ｖｓはである。
またＤ点の電圧Ｖｄはエネルギー保存側より１豚（予）
２ ＝１／２（Ｃ２十Ｃ３十Ｃ６）（Ｖｄ−ＶＳ）２．．・
……‘１｝からとなる。
２ ＝１／２（Ｃ２十Ｃ３十Ｃ６）（Ｖｄ−ＶＳ）２．．・
……‘１｝からとなる。
ここで（ｍ−Ｐ）Ｃｅ》Ｃｓ………【３１
（ｈ一・）Ｃｅ》Ｃｄ‐‐‐‐‐‐‐‐‐｛４）と仮定
すると、Ｃ．》Ｃ５、Ｃ２》Ｃ３、Ｃ６となり、【１１
，（２１式からＶＳ＝学、ＶＷ‐‐‐‐‐‐‐‐‐‘５
１となる。
すると、Ｃ．》Ｃ５、Ｃ２》Ｃ３、Ｃ６となり、【１１
，（２１式からＶＳ＝学、ＶＷ‐‐‐‐‐‐‐‐‐‘５
１となる。
このように条件‘３｝，｛４｝が満たされている限り、
選択された全ての書込み絵素Ｃ３には書込み電圧Ｖｗが
肋ｏされ・全ての半選択絵素Ｃ２，Ｃ４には学の半選択
電圧が印加され、全ての非選択絵素に電圧印加されない
から、選択絵素のみに書込むことができる。
選択された全ての書込み絵素Ｃ３には書込み電圧Ｖｗが
肋ｏされ・全ての半選択絵素Ｃ２，Ｃ４には学の半選択
電圧が印加され、全ての非選択絵素に電圧印加されない
から、選択絵素のみに書込むことができる。
以上の動作によって一走査ラインの書込みが行われ、以
後順次、次の走査ラインへの書込みが行われる。
後順次、次の走査ラインへの書込みが行われる。
この次の走査ラインの書込みの際には前に書込みをした
データラインは書込み電圧保持しているから、そのデー
タに充電電流は流れない。書込みがなかったデータライ
ンにのみ予備充電の電流が流れる。そして順次走査が終
りーフイールドの書込みが終了したとき、フィールドリ
フレツシュパルスが駆動回路１６、ダイオードアレイ１
５を介して加えられる。
データラインは書込み電圧保持しているから、そのデー
タに充電電流は流れない。書込みがなかったデータライ
ンにのみ予備充電の電流が流れる。そして順次走査が終
りーフイールドの書込みが終了したとき、フィールドリ
フレツシュパルスが駆動回路１６、ダイオードアレイ１
５を介して加えられる。
このとき走査側スイッチング回路１４の全トランジスタ
ＳＳ，〜ＳＳｎはオフ、データ側スイッチング回路１３
の全トランジスタＳＤ，〜ＳＤｍはオンにされる。フイ
ールドリフレツシュパルスの電圧値は上記走査ラインご
とより加えた書込み電圧ＶＷと等しく、薄膜ＥＬ表示装
置には逆極性に加えている。従って薄膜ＥＬ表示装置は
書込み電圧ＶＷとフィールドリフレッシュパルスとで交
流駆動されることになる。フィールドリフレッシュパル
スが加えられるとき、書込み電圧が加えられた絵素は分
極しているため、この分極による電界フィールドリフレ
ッシュバルスとが重畳して書込み絵素のみを発光させる
。またこのフィールドリフレッシュパルスのため分極の
偏りをなくし、次のフィールドで書込み電圧ＶＷが加え
られたときに書込み絵素の発光を可能にしている。本発
明の駆動装置は以上のように構成され動作するので、デ
ータ側スイッチング回路１３、及び走査側スイッチング
回路１４の各トランジスタＳＤ，〜ＳＤｍ、ＳＳ，〜Ｓ
Ｓｎは全て薄膜ＥＬ素子の×又はＹ電極からアース点へ
電流を流す方向であるから、回路の全てのＮチャンネル
型ＭＯＳトランジス外まドレィンをアースに接続して構
成することができる。
ＳＳ，〜ＳＳｎはオフ、データ側スイッチング回路１３
の全トランジスタＳＤ，〜ＳＤｍはオンにされる。フイ
ールドリフレツシュパルスの電圧値は上記走査ラインご
とより加えた書込み電圧ＶＷと等しく、薄膜ＥＬ表示装
置には逆極性に加えている。従って薄膜ＥＬ表示装置は
書込み電圧ＶＷとフィールドリフレッシュパルスとで交
流駆動されることになる。フィールドリフレッシュパル
スが加えられるとき、書込み電圧が加えられた絵素は分
極しているため、この分極による電界フィールドリフレ
ッシュバルスとが重畳して書込み絵素のみを発光させる
。またこのフィールドリフレッシュパルスのため分極の
偏りをなくし、次のフィールドで書込み電圧ＶＷが加え
られたときに書込み絵素の発光を可能にしている。本発
明の駆動装置は以上のように構成され動作するので、デ
ータ側スイッチング回路１３、及び走査側スイッチング
回路１４の各トランジスタＳＤ，〜ＳＤｍ、ＳＳ，〜Ｓ
Ｓｎは全て薄膜ＥＬ素子の×又はＹ電極からアース点へ
電流を流す方向であるから、回路の全てのＮチャンネル
型ＭＯＳトランジス外まドレィンをアースに接続して構
成することができる。
このような本発明によれば１種類の導軍型式のトランジ
スタを用いて作ることができ、ＩＣ化が可能となる。な
お上記実施例では薄膜ＥＬ表示装置は印加電圧と発光硬
度にヒステリシス特性を持たないものについて説明した
が、ヒステリシス特性を持つ薄膜ＥＬ表示装置において
も駆動回路１１からの供給電圧を維持電圧、書込み電圧
、消去電圧、中間調書込み電圧、光書込み電圧或いは謙
出し電圧の各１／２に変化させれば、維持駆動モード、
書込み駆動モード、中間書込み駆動モード光書込み駆動
モード、或いは議出し駆動モードすることができる。
スタを用いて作ることができ、ＩＣ化が可能となる。な
お上記実施例では薄膜ＥＬ表示装置は印加電圧と発光硬
度にヒステリシス特性を持たないものについて説明した
が、ヒステリシス特性を持つ薄膜ＥＬ表示装置において
も駆動回路１１からの供給電圧を維持電圧、書込み電圧
、消去電圧、中間調書込み電圧、光書込み電圧或いは謙
出し電圧の各１／２に変化させれば、維持駆動モード、
書込み駆動モード、中間書込み駆動モード光書込み駆動
モード、或いは議出し駆動モードすることができる。
図面の簡単な説明第１図は二重絶縁型薄膜ＥＬ表示装置
の構成図、第２図は本発明の一実施例の駆動回路の回路
図、第３図は第２図の装置の動作を説明するタイムチャ
ート、第４図は本発明の動作を説明する等価回路図を示
す。
の構成図、第２図は本発明の一実施例の駆動回路の回路
図、第３図は第２図の装置の動作を説明するタイムチャ
ート、第４図は本発明の動作を説明する等価回路図を示
す。
１川ま薄膜ＥＬ表示装置、１１は駆動回路、１３はデー
タ側スイッチング回路、１４は走査側スイッチング回路
。
タ側スイッチング回路、１４は走査側スイッチング回路
。
第１図
第２図
第３図
第４図
Claims (1)
- 【特許請求の範囲】 １ ＥＬ層の両面に誘電体層を設け、該両誘電体層の両
表面に互いに直交する方向にマトリツクス状に電極を形
成した薄膜ＥＬ表示装置の駆動回路において、 上記電
極の一方を走査ラインとし、他方をデータラインとして
、上記走査ラインとデータラインのそれぞれに接続され
た、上記ライン毎に選択的にオン・オフされ、オン時上
記ラインを共通のアース点に接続し、オフ時は上記アー
ス点への接続を開放する、同じ導電型のスイツチング素
子を有し、上記ラインへの電圧供給と上記スイツチング
素子のオン・オフ制御とにより、任意の選択されたライ
ン交点に発光閾値以上の表示電圧を印加するようにした
スイツチング回路を備えてなることを特徴とする薄膜Ｅ
Ｌ表示装置の駆動回路。 ２ 上記スイツチング素子は上記アース点に接続される
ソースの共通のＮチヤンネルＭＯＳトランジスタよりな
ることを特徴とする特許請求の範囲第１項に記載した薄
膜ＥＬ表示装置の駆動回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1363177A JPS6010633B2 (ja) | 1977-02-10 | 1977-02-10 | 薄膜ｅｌ表示装置の駆動回路 |
| US05/819,147 US4237456A (en) | 1976-07-30 | 1977-07-26 | Drive system for a thin-film EL display panel |
| GB31878/77A GB1590343A (en) | 1976-07-30 | 1977-07-29 | Drive system for a thin-film electroluminescent display panel |
| FR7723540A FR2360143A1 (fr) | 1976-07-30 | 1977-07-29 | Montage de commande pour tableau d'affichage a matrice electro-luminescente en film mince |
| GB40828/79A GB1590344A (en) | 1976-07-30 | 1977-07-29 | Thin-film electroluminescent matrix display apparatus |
| DE2734423A DE2734423C2 (de) | 1976-07-30 | 1977-07-29 | Treiberschaltungsanordnung für eine Dünnschicht-EL-Matrixanzeige |
| FR8020711A FR2457533B1 (fr) | 1976-07-30 | 1980-09-26 | Montage de commande pour tableau d'affichage a matrice electro-luminescente en film mince |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1363177A JPS6010633B2 (ja) | 1977-02-10 | 1977-02-10 | 薄膜ｅｌ表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5399788A JPS5399788A (en) | 1978-08-31 |
| JPS6010633B2 true JPS6010633B2 (ja) | 1985-03-19 |
Family
ID=11838575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1363177A Expired JPS6010633B2 (ja) | 1976-07-30 | 1977-02-10 | 薄膜ｅｌ表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010633B2 (ja) |
-
1977
- 1977-02-10 JP JP1363177A patent/JPS6010633B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5399788A (en) | 1978-08-31 |
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