JPS60103459A - Data processor - Google Patents
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- JPS60103459A JPS60103459A JP58210457A JP21045783A JPS60103459A JP S60103459 A JPS60103459 A JP S60103459A JP 58210457 A JP58210457 A JP 58210457A JP 21045783 A JP21045783 A JP 21045783A JP S60103459 A JPS60103459 A JP S60103459A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、クロック同期式のディジタル回路で構成さ
れるデータ処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a data processing device configured with a clock-synchronous digital circuit.
第１図は、従来のこの欅のデータ処理装置例の図である
。第１図において、 ＋１ｌＶｉデータの処理を行なう
データ処理部である。（２１はこのデータ処理部１ｊ１
で扱うデータを記憶するデータ記憶部である。（３）は
このデータ記憶部（２）及び上記データ処理部（１１で
扱うデータにエラーがあるかどうかを検査するエラー検
知部である。ｆ４＋はこのエラー検知部（３１，上記デ
ータ処理部（１１及びデータ記憶部（２）を制御する制
御部である。（５）は上記エラー検知部（３）でエラー
が検知された時に七の旨をセットするエラー・フラグｈ
１−である。（６）け′このエラー・フラグ部（５）に
エラーがセントされた場合に装置の処理動作を停止させ
るフラグをセットする停止フラグ部である。Ｃは装置の
動作クロックを発生するオシレータである。ＴＦｉこの
オシレータＣが発生する動作クロックを。FIG. 1 is a diagram of an example of a conventional keyaki data processing device. In FIG. 1, it is a data processing section that processes +1lVi data. (21 is this data processing unit 1j1
This is a data storage unit that stores data handled by the system. (3) is an error detection unit that checks whether there is an error in the data handled by this data storage unit (2) and the data processing unit (11). 11 and the data storage section (2).(5) is an error flag h that sets 7 when an error is detected by the error detection section (3).
It is 1-. (6) A stop flag section that sets a flag that stops the processing operation of the device when an error is detected in the error flag section (5). C is an oscillator that generates an operating clock for the device. TFi is the operating clock generated by this oscillator C.
上記データ処理部（１１，データ記憶部（２）、エラー
検知部（３）、制御部（４）、エラーフラグ部（５）及
び停止フラグ部（６）に伝達させるためのクロック供給
線である。Ｄは上記データ処理部（１１，データ記憶部
（２）及びエラー検知部（３）が相互に処理データを伝
達するだめのデータ線である。Ｓｌは上記データ処理部
＋１１と制御部（４）が制御信号を交信するための処理
部制御線である。Ｓ２は手記データ記憶部（２１と制御
部（４）が制御信号を交信するための記憶部制御線であ
る。（８Ｓ）は上記エラー検知部（３）でエラーを検知
した場合にその旨を上記エラー・フラグ部（５）に伝達
するためのエラー線である。（４Ｓ）は上記制御部（４
）が上記エラー検知部（３）に処理データの検査権だ信
号音伝達するための検査指示線である。（５Ｓ）は上記
エラー・フラグ部（５）にセットされたエラー内容を上
記停止フラグ部（６）に伝達するだめのエラー・フラグ
線である。（６Ｓ）は上記停止フラグ部（６）にセント
された停止信号を上記制御部（４）に伝達するための停
止線である。This is a clock supply line for transmitting data to the data processing section (11), data storage section (2), error detection section (3), control section (4), error flag section (5), and stop flag section (6). .D is a data line through which the data processing section (11), data storage section (2) and error detection section (3) mutually transmit processing data.Sl is a data line between the data processing section +11 and the control section (4). ) is a processing unit control line for exchanging control signals.S2 is a storage unit control line for exchanging control signals between the handwritten data storage unit (21 and the control unit (4)).(8S) is the above-mentioned This is an error line for transmitting an error to the error flag section (5) when the error detection section (3) detects an error.
) is an inspection instruction line for transmitting a signal sound indicating the right to inspect the processed data to the error detection section (3). (5S) is an error flag line for transmitting the error content set in the error flag section (5) to the stop flag section (6). (6S) is a stop line for transmitting the stop signal sent to the stop flag section (6) to the control section (4).
従来のデータ処理装置は上記のように構成されており、
データ処理部（１１，データ記憶部（２１゜エラー検知
部（３１，制御部（４）、エラー・フラグ部（５）及び
停止フラグ部（６）の各部の回路は、オシレータＣが発
生する固定周波数のクロックに同期して動作する。デー
タ処理部（１１及びデータ記憶部（２１で扱われるデー
タは、制御部（４）が出力する検査指示信号によってエ
ラー検知部（３１で逐次検査される。検査の結果エラー
があれば、エラー検知部（５）にその旨がセットされ、
その出力によって停止フラグ部（６）がセットされ、装
置の処理動作を停止する。エラーがなければ、装置の処
理動作は続行される。A conventional data processing device is configured as described above.
The circuits of each part of the data processing section (11, data storage section (21), error detection section (31), control section (4), error flag section (5) and stop flag section (6) are fixed It operates in synchronization with the frequency clock. Data handled by the data processing unit (11) and the data storage unit (21) is sequentially tested by the error detection unit (31) in response to a test instruction signal output from the control unit (4). If there is an error as a result of the inspection, that fact is set in the error detection section (5),
A stop flag unit (6) is set by the output, and the processing operation of the device is stopped. If there are no errors, processing operation of the device continues.
一方、装置の各部を構成する回路素子は、一般に周囲温
匿や回路の電源電圧などの動作条件の震動によって、そ
の速度性能が変動するものである。処理データのエラー
は回路素子が故障した場合のみ発生するのではなく、こ
の速度性能の変動によって起こる場合もある。On the other hand, the speed performance of the circuit elements constituting each part of the device generally fluctuates due to fluctuations in operating conditions such as ambient temperature and circuit power supply voltage. Errors in processed data do not only occur when circuit elements fail, but may also occur due to variations in speed performance.
しかるに従来のデータ処理装置においては。However, in conventional data processing devices.
常に固定周波数のクロックに同期して処理動作を行なう
構成であるから、速度性能の低下によるエラーが発生し
た場合、即装置の故障とせざるを得ない欠点があった。Since the configuration always performs processing operations in synchronization with a fixed frequency clock, there is a drawback that if an error occurs due to a decrease in speed performance, the device must immediately fail.
この発明は、かかる欠点を解消する目的でなされたもの
で、異なる周波数の初数のオシレータをもち、エラーが
検知されると自動的に低い周波数の動作クロックに切り
摸えることにょシ、処理動作を続行させることができる
データ処理装置を提案するものである。The present invention was made with the aim of eliminating such drawbacks, and has an initial number of oscillators with different frequencies, and when an error is detected, the processing operation can be automatically switched to a lower frequency operating clock. This paper proposes a data processing device that can continue the process.
第２図は、この発明のデータ処理装置例の図である。８
１４２図において、（ｌ）はデータの処理を行なうデー
タ処理部である。＋２１はこのデータ処理部（１：で扱
うデータを記憶するデータ記憶部である。＋３１はこの
データ記憶部（２）及び上記データ処理部（１）で扱う
データにエラ・−があるかどうかを検査するエラー検知
部である。（４）はこのエラー検知部（３１，上記デー
タ処理部［１１及びデータ記憶部（２）を制御する制御
部である。（５）は上記エラー検知部でエラーが検知さ
れた時にその旨をセットするエラー・フラグ部である。FIG. 2 is a diagram of an example of a data processing device of the present invention. 8
In FIG. 142, (l) is a data processing unit that processes data. +21 is a data storage unit that stores data handled by this data processing unit (1:). +31 indicates whether or not there is an error or - in the data handled by this data storage unit (2) and the data processing unit (1). This is an error detection section to be inspected. (4) is a control section that controls this error detection section (31, the data processing section [11] and the data storage section (2). (5) is a control section that controls the error detection section (31), the data processing section [11] and the data storage section (2). This is an error flag section that sets an error flag when an error is detected.
（６）はこのエラー・フラグ部（５）にエラーがセット
された場合に装置の処理動作を一時的に停止させるフラ
グをセットする停止フラグ部である。（７；ハ上記エラ
ー検知部（３）でエラーが検知されたＩＨＩ数をカウン
トするエラー・カウント部である。（８）は上記エラー
・フラグ部（５）忙エラーがセットされた場合でかつ上
記エラー・カウント部（７）が装置の処理動作続行不能
のエラー回数に１だなっていない場合に、上記制御部（
４）に処理動作の再起動を指示するフラグをセットする
ための伺処理フラク部である。(6) is a stop flag section that sets a flag that temporarily stops the processing operation of the apparatus when an error is set in the error flag section (5). (7; C) This is an error count unit that counts the number of IHIs in which an error has been detected by the error detection unit (3). If the error count unit (7) is not equal to the number of errors that make it impossible for the device to continue processing, the control unit (7)
4) is a request processing flag unit for setting a flag instructing restart of the processing operation.
（３１，Ｃ２、Ｏｎは各々異なる周波数のクロックを発
生するオシレータである。ＣＸはこのオシレータ０１，
０２．Ｏｎが発生するクロックのうちどのクロックを装
置の動作クロックとして使用するかを選択するためのセ
レクタである。ＯＸＩ 、ＣＸ２．ＯＸｎはこのセレク
タＣＸのセレクト制御線で、上記エラー・カウント部（
７１のエラー・カウント値をセレクト制御信号として、
このセレクタＣＸに伝達するだめのものである。１’
１ 、 ｉ” ２ 、 Ｔ ｎは上記オシレータＣ１，
０２，ａｎの各出力クロックを上記セレクタＣＸに伝達
するためのクロック線である。Ｔは上記セレクタＯＸで
選択されたクロックを、上記データ処理部（１）、デー
タ記憶部（２）、エラー検知部（３）、制御部（４１，
エラー・フラグ部（５）、停止フラグ部（６）、エラー
・カウント部（７）及び再処理フラグ部（８）に伝達さ
せるためのクロック供給線である。Ｄは上にデータ処理
部（１１，データ記憶部（２）及びエラー検知部（３）
が相互に処理データを伝達するためのデータ線である。(31, C2, On are oscillators that generate clocks of different frequencies. CX is the oscillator 01,
02. This is a selector for selecting which clock among the clocks generated by On is used as the operating clock of the device. OXI, CX2. OXn is the select control line of this selector CX, and the error count section (
Using the error count value of 71 as the select control signal,
This is something that cannot be transmitted to this selector CX. 1'
1, i”2, Tn are the oscillators C1,
This is a clock line for transmitting each output clock of 02 and an to the selector CX. T transmits the clock selected by the selector OX to the data processing section (1), data storage section (2), error detection section (3), control section (41,
This is a clock supply line for transmitting data to the error flag unit (5), stop flag unit (6), error count unit (7), and reprocessing flag unit (8). D is a data processing section (11), a data storage section (2) and an error detection section (3) on the top.
are data lines for mutually transmitting processing data.
Ｓｌは上記データ処理部（１＋と制御部（４）が制御信
号を交信するための処理部制御線である。Ｓ２は上記デ
ータ記憶部（２）と制御部（４）が制御信号を交信する
ための記憶部制御線である。（８Ｓ）は上記エラー検知
部（３）でエラーｆ検知した場合にその旨を上記エラー
・フラグ部（５）とエラー・カウント部（７１に伝達す
るためのエラー線である。（４Ｓ）は上記制御部（４）
が上記エラー検知部（３）に処理データの検査指示信号
を伝達するだめの検査指示線である。（５Ｓ）は上記エ
ラー・フラグ部（５）にセットされたエラー内容を上記
停止フラグ部（６）と再処理フラグ部（８）に伝達する
だめのエラー・フラグ紳である。（６Ｓ）は上記停止フ
ラグ部（６）にセットされた停止信号を上記制御部（４
）に伝達するだめの停止線である。（７Ｓ）は上記エラ
ー・カウント部（７；のカウント値が装置の処理φ）１
作続行不Ｍｌ？のエラー回数になった場合に、上記再処
理フラグ部（８）に、再処理指示信号のセットを禁止す
る信号を伝達する再処理禁止線である。（８Ｓ）は上記
再処理フラグ部＋８１ Ｋセットされた再処理指示信号
を、上記制御部（４）、エラー・フラグ部（５）及び停
止フラグ部（６）に伝達するための再処理指示線である
。Sl is a processing unit control line for communicating control signals between the data processing unit (1+) and the control unit (4).S2 is a processing unit control line for communicating control signals between the data storage unit (2) and the control unit (4). (8S) is a storage unit control line for transmitting the fact to the error flag unit (5) and error count unit (71) when the error detection unit (3) detects the error f. This is the error line. (4S) is the control section (4) above.
is an inspection instruction line for transmitting an inspection instruction signal of processed data to the error detection section (3). (5S) is an error flag unit for transmitting the error contents set in the error flag unit (5) to the stop flag unit (6) and the reprocessing flag unit (8). (6S) transmits the stop signal set in the stop flag section (6) to the control section (4).
) is the stop line that is used to transmit the signal. (7S) is the error count section (7; count value is the device processing φ)1
Unable to continue production? This is a reprocessing prohibition line that transmits a signal to the reprocessing flag unit (8) to prohibit setting of a reprocessing instruction signal when the number of errors reaches . (8S) is a reprocessing instruction line for transmitting the reprocessing instruction signal set to the reprocessing flag unit +81K to the control unit (4), error flag unit (5), and stop flag unit (6). It is.
この発明のデータ処理装置は上記のように構成されてお
り、データ処理部（１１，データ記憶部（２）、エラー
検知部（３１，制御部（４）、エラー・フラグＱＩＳ
ｆ５１ 、停止フラグ部（６）、エラー・カウント部（
７）及び再処理フラグ部（８）の各部の回路は、エラー
・カウント部（７）のカウント値をセレクト制御信号と
してセレクト制御されるセレクタＣＸによって選択され
たオシレータＯｆ、０２．Ｏｎが発生するいずれかのク
ロックに同期して動作する。し、たがって、エラーの発
生回数がオシレータＯｆ、０２．Ｏｎの数になると、装
置の故障と判断され、再処理フラグ部（８）に再処理指
示信号をセットせず、停止フラグ部（６）にセットされ
る停止信号によって装置が停止状態となる。The data processing device of the present invention is configured as described above, including a data processing section (11, data storage section (2), error detection section (31, control section (4), error flag QIS
f51, stop flag section (6), error count section (
7) and the reprocessing flag unit (8) are connected to the oscillators Of, 02 . It operates in synchronization with any clock that generates On. Therefore, the number of error occurrences is oscillator Of, 02. When the number of On signals is reached, it is determined that the device has failed, and a reprocessing instruction signal is not set in the reprocessing flag unit (8), and the device is brought to a halt state by a stop signal set in the stop flag unit (6).
エラー回数がオシレータ０１，０２．Ｏｎの数より小さ
ければ処理動作の続行がｏｌ能なので。The number of errors is oscillator 01, 02. If it is smaller than the number of On, it is possible to continue the processing operation.
再処理フラグ部（８）に再処理指示信号がセットされ、
この信号が制御部（３）に伝達されて処理動作を再起動
する。なお、この場合エラー・フラグ部（５）及び停止
フラグ部（６）はこの再処理指示信号によってリセット
する。また、エラー・カウント部（７１のカウント値に
よるセレクタＯＸのセレクト制御は、エラー回数が増え
るごとにオシレータ０１，０２．Ｏｎのうち次に低い周
波数を選択するように行なう。A reprocessing instruction signal is set in the reprocessing flag section (8),
This signal is transmitted to the control unit (3) to restart the processing operation. In this case, the error flag section (5) and stop flag section (6) are reset by this reprocessing instruction signal. Further, the selection control of the selector OX based on the count value of the error count section (71) is performed so that the next lowest frequency of the oscillators 01 and 02.On is selected each time the number of errors increases.
この発明は１以上のような構成になっているから、その
効果としては、従来の処理装置のように速度性能の低下
によるエラーが発生すると即装懺の故障になるという欠
点を除去できる。Since the present invention has one or more configurations, the advantage is that it can eliminate the disadvantage of conventional processing devices in that when an error occurs due to a decrease in speed performance, it causes a failure of the ready-to-install system.
以上説明したように、この発明によれは、異なる周波数
の複数のオシレータをもち、処理データにエラーがあれ
は、装置の動作クロックとしてその時使用していたクロ
ックよりも低い周波数のクロックを、自動的に切り換え
て供給できる構成であるから、速度性能の低下によるエ
ラーが発生しても処理動作を続行できるオリ点がある。As explained above, the present invention has multiple oscillators with different frequencies, and if there is an error in the processed data, a clock with a lower frequency than the clock being used at the time is automatically used as the operating clock of the device. Since the configuration is such that the processing operation can be continued even if an error occurs due to a decrease in speed performance, there is an advantage that the processing operation can be continued.
第１図は従来のデータ処理装置の構成を示す図、第２図
はこの発明のデータ処理装置の構成を示す図である。
図において、（１１はデータ処理部、（２）はデータ記
憶部、（３）はエラー検知部、（４１は制御部、（５１
はエラー・フラグ部、（６）は停止フラグ部、（７）は
エラー・カウント部、（８）は再処理フラグ部、Ｃ１，
０２，Ｏｎはオシレータ、ａＸはセレクタ。
ＯＸＩ 、ＯＸ２．ＯＸｎはセレクト制御線、Ｔ１、Ｔ
２．’ｒｎはクロック線、Ｔはクロック供給線、Ｄはチ
ーター、Ｓｌは処理部卸制御線、Ｓ２は記憶部制御線、
（８８）はエラー線、（４８）は検査指示線、（５８）
はエラー・フラグ線、（６８）は停止線、（７８）は再
処理禁止線、（８８）は再処理指示線である。
なお１図中同一符号は同−又は相当部分を示す。FIG. 1 is a diagram showing the configuration of a conventional data processing device, and FIG. 2 is a diagram showing the configuration of the data processing device of the present invention. In the figure, (11 is a data processing unit, (2) is a data storage unit, (3) is an error detection unit, (41 is a control unit, and (51) is a data storage unit.
is an error flag section, (6) is a stop flag section, (7) is an error count section, (8) is a reprocessing flag section, C1,
02, On is an oscillator, aX is a selector. OXI, OX2. OXn is the select control line, T1, T
2. 'rn is a clock line, T is a clock supply line, D is a cheater, Sl is a processing unit wholesale control line, S2 is a storage unit control line,
(88) is the error line, (48) is the inspection instruction line, (58)
is an error flag line, (68) is a stop line, (78) is a reprocessing prohibition line, and (88) is a reprocessing instruction line. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
部で扱うデータを記憶するデータ記憶部と、このデータ
記憶部及び上記データ処理部で扱うデータの誤りの有無
を検査するエラー検知部と、このエラー検知部、上記デ
ータ処理部及びデータ記憶部を制御する制御部と、上記
エラー検知部で検知されたエラー信号をセットするエラ
ー・フラグ部と、このエラー・フラグ部からの出力信号
をセットし、上記制御部に対し停止指示を行なう停止フ
ラグ部と、異なる周波数のクロックを発生する複数のオ
シレータと、これらオシレータが出方するクロックを選
択して装置の各部に供給するセレクタと、上記エラー検
知部で検知されたエラーの回数を数え。 かつそのカウント数で上記セレクタのセレクト制御を行
なうエラー・カウント部と、上記エラー・フラグ部から
の出力信号をセクトし上記制御部に対し書処理指示を行
なう丹処理フラグ部を（Ｉ１１！えていることを特徴と
するデータ処理装置[Scope of Claims] A data processing unit that processes data, a data storage unit that stores data handled by this data processing unit, and a system that inspects the data handled by this data storage unit and the data processing unit for errors. an error detection unit, a control unit that controls the error detection unit, the data processing unit, and the data storage unit; an error flag unit that sets an error signal detected by the error detection unit; a stop flag unit that sets the output signal of the controller and instructs the control unit to stop, a plurality of oscillators that generate clocks of different frequencies, and selects the clocks output by these oscillators and supplies them to each part of the device. Count the number of errors detected by the selector and the error detection section above. and an error count section that controls the selection of the selector based on the counted number, and a processing flag section that selects the output signal from the error flag section and instructs the control section to process the write (I11!). A data processing device characterized by
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210457A JPS60103459A (en) | 1983-11-09 | 1983-11-09 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210457A JPS60103459A (en) | 1983-11-09 | 1983-11-09 | Data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103459A true JPS60103459A (en) | 1985-06-07 |
Family
ID=16589648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210457A Pending JPS60103459A (en) | 1983-11-09 | 1983-11-09 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103459A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386008A (en) * | 1986-09-30 | 1988-04-16 | Nec Corp | Control system for operating clock of central controller |
| JPH0232413A (en) * | 1988-07-22 | 1990-02-02 | Ricoh Co Ltd | Real time clock device |
| JP4907819B2 (en) * | 1999-12-03 | 2012-04-04 | アクティエボラゲット エレクトロラックス | Equipment for vacuum cleaner |
| EP1939708A3 (en) * | 2006-12-18 | 2015-04-08 | Fujitsu Ltd. | System clock supplying device and frequency shift determining method of master oscillator |
-
1983
- 1983-11-09 JP JP58210457A patent/JPS60103459A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386008A (en) * | 1986-09-30 | 1988-04-16 | Nec Corp | Control system for operating clock of central controller |
| JPH0232413A (en) * | 1988-07-22 | 1990-02-02 | Ricoh Co Ltd | Real time clock device |
| JP4907819B2 (en) * | 1999-12-03 | 2012-04-04 | アクティエボラゲット エレクトロラックス | Equipment for vacuum cleaner |
| EP1939708A3 (en) * | 2006-12-18 | 2015-04-08 | Fujitsu Ltd. | System clock supplying device and frequency shift determining method of master oscillator |
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