JPS5822469A - Central monitoring controller - Google Patents

Central monitoring controller

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JPS5822469A
JPS5822469A JP56121349A JP12134981A JPS5822469A JP S5822469 A JPS5822469 A JP S5822469A JP 56121349 A JP56121349 A JP 56121349A JP 12134981 A JP12134981 A JP 12134981A JP S5822469 A JPS5822469 A JP S5822469A
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JP
Japan
Prior art keywords
cpu
control
building
cpus
cpu board
Prior art date
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Pending
Application number
JP56121349A
Other languages
Japanese (ja)
Inventor
Takehisa Yoshiie
吉家 武久
Kiyoshi Amano
潔 天野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taisei Corp
Original Assignee
Taisei Corp
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Filing date
Publication date
Application filed by Taisei Corp filed Critical Taisei Corp
Priority to JP56121349A priority Critical patent/JPS5822469A/en
Publication of JPS5822469A publication Critical patent/JPS5822469A/en
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • Multi Processors (AREA)

Abstract

PURPOSE:To simplify a system and to prevent malfunction due to outer disturbance by decentralizing processing to plural CPUs, and allowing the CPUs to monitor their faults mutually. CONSTITUTION:In a building control system 1, various kinds of control processing necessary for control over building facilities are allotted to CPU boards 3, 5, 7, and 9. If disturbance occurs to one position in this sytem 1 to cause the runaway of one of the CPUs of the CPU boards 3, 5, 7, and 9 or to be an abnormal state, the diagnosing devices of the remaining CPU board in normal operation detect the matching of indication data. The CPU board in the faulty state is restarted to continue the control over the building facilities.

Description

【発明の詳細な説明】 ヒの発明性、端末装置からの信号を複数の中央処理装置
(CPU)にて分散処理を行ない、信頼性を向上した中
央監視制御装置に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a central monitoring and control device in which signals from a terminal device are processed in a distributed manner by a plurality of central processing units (CPUs) to improve reliability.

そして、ζOIA明紘、41に電力、空調、防災等のビ
ル管制システムにおけるビル設備あるいはプラント等に
応用できるものである。
ζOIA Akihiro, 41 can be applied to building equipment or plants in building control systems such as electric power, air conditioning, and disaster prevention.

以下、この発明をビル管制システムに応用した場合を例
セして説明する。
Hereinafter, a case where the present invention is applied to a building control system will be explained as an example.

従来のビル管制システムの中央監視制御装置としては、
単独の中央処理装置(CPU)によって一括して集中制
御されていたために、以下のような問題があった。
As a central monitoring and control device for a conventional building control system,
Since the system was centrally controlled by a single central processing unit (CPU), the following problems occurred.

(a)  システム内の1ケ所において生じた異常が、
ビル管制システム全体に影響を与え、大きな事故を引き
起ヒす。
(a) An abnormality that occurs at one location in the system
It can affect the entire building control system and cause a major accident.

伽) システムが複雑化して、ソフトウェア及びハード
ウェアの設計に膨大な時間を要するとともに、設計上の
安定性を欠く。
佽) The system becomes more complex, requiring a huge amount of time to design software and hardware, and lacks design stability.

(e)  システムの拡張、或いはメンテナンス郷が困
11になる。
(e) System expansion or maintenance becomes difficult.

この発明は、上記に鑑みてなされ丸もので、その目的と
するとζろは、信頼性の高い中央監視制御装置を提供す
るものである。上記目的を達成するために、複数の端末
装置からの信号を入力して前記端末装置を制御するため
の処理を分散して行なう複数の中央処理装置(CPU)
と、該中央処理装置が共有する記憶装置と、前記中央処
理装置が相互的に他の中央処理装置の誤動作を検出して
再起動させる複数の診断装置とを設けた構成とすること
を要旨とする。
The present invention has been made in view of the above, and its purpose is to provide a highly reliable central monitoring and control device. In order to achieve the above object, a plurality of central processing units (CPUs) input signals from a plurality of terminal devices and perform processing to control the terminal devices in a distributed manner.
and a storage device shared by the central processing unit, and a plurality of diagnostic devices in which the central processing unit mutually detects malfunctions in other central processing units and restarts them. do.

以下、図を用いてこの発明の実施例について説明する。Embodiments of the present invention will be described below with reference to the drawings.

第1図は、この発明を実施したマイクロコンピュータを
用いた場合のビル管制システム1のブロック図で、主と
して、簡易制御用のCPUボード3およびLaと、応用
制御用のCPUボード5と一マンマシン用のCPUボー
ド7と、データヘース用のCPUボード9と、前記各々
のCPUボード3,5,7.9が外部バスllaを介し
てアクセスできる共有記憶装置(メモリ)11と、端末
装置を構成する入出力(110)ボード13,13、・
・・等から構成されている。
FIG. 1 is a block diagram of a building control system 1 using a microcomputer embodying the present invention, which mainly includes a CPU board 3 and La for simple control, a CPU board 5 for applied control, and a one-man machine. A terminal device is composed of a CPU board 7 for data storage, a CPU board 9 for data storage, and a shared storage device (memory) 11 that can be accessed by each of the CPU boards 3, 5, 7.9 via an external bus lla. Input/output (110) board 13, 13,・
It consists of...etc.

前記各々のCPUボード3t 3at  5,7t 9
は、はぼ同じ構成からなるもので、例えば第2図に示す
CPUボード9について説明すると、中央処理装置(C
PU)15と、診断装置17(CPUボード3aは除く
)と、内部メモリ19と、周辺インターフェイス回路2
3を有する。
Each of the above CPU boards 3t 3at 5, 7t 9
have almost the same configuration. For example, to explain the CPU board 9 shown in FIG. 2, the central processing unit (C
PU) 15, diagnostic device 17 (excluding CPU board 3a), internal memory 19, and peripheral interface circuit 2.
It has 3.

前記診断装置17は、第3図に示すように他のCPUを
診断するための診断データを記憶した記憶装置25と、
前記記憶装置25からのデータ251と、前WA  へ
A 記憶装置11からのデータ11mを比較する比較装
置27と、前記比較装置27からの指令27mに応じて
、他のCPHに再起動信号29m、29b、29cを発
信する再起動信号発信装置29を有し、該再起動信号発
信装置29は、異常状態に表っているCPUに割り込み
をかけて適宜な異常事後処理を行なった後、初期状態に
もどしてCPUを再起動させるものである。
The diagnostic device 17 includes a storage device 25 that stores diagnostic data for diagnosing other CPUs, as shown in FIG.
A comparison device 27 that compares the data 251 from the storage device 25 and the data 11m from the previous WA storage device 11; and a restart signal 29m to other CPHs in response to a command 27m from the comparison device 27; 29b and 29c, and the restart signal transmitting device 29 interrupts the CPU in the abnormal state and performs appropriate abnormality post-processing, and then returns to the initial state. This is to restart the CPU.

なお、前記内部メモリ19は、夫々のCPU0行なう処
理に応じた独自のプログラムを格納するものであ抄、ビ
ル設備の制御に!!する各処理プログラムが分割されて
いる。
Note that the internal memory 19 stores unique programs corresponding to the processing performed by each CPU 0, and is useful for controlling building equipment! ! Each processing program is divided.

次に、この実施例の動作を前記CPUボード3.5,7
.9の各々について、周辺装置とともに説明する。
Next, the operation of this embodiment will be explained by referring to the CPU boards 3.5 and 7.
.. 9 will be explained together with peripheral devices.

前記簡易制御用のCPUポード30周辺インターフェイ
ス回路には、伝送系路31を介して、A/D変換、シリ
アルパラレル変換などを行う入出力ボード13が接続さ
れており、さらに前記入出力ボード13には、ビル設備
の制御に必!!力各種のセンサーと、ビル設備を駆動制
御すゐドライブ回路が接続されており、前記簡易制御用
のCPUボード3は、温度、温度等の種々の入力情報と
、後述する制御スケジュールに応じて、適宜、ビル設備
を駆動制御するものである。
An input/output board 13 that performs A/D conversion, serial/parallel conversion, etc. is connected to the peripheral interface circuit of the CPU port 30 for simple control via a transmission line 31. is essential for controlling building equipment! ! Various power sensors and a drive circuit for driving and controlling building equipment are connected, and the CPU board 3 for simple control operates according to various input information such as temperature and a control schedule to be described later. It drives and controls building equipment as appropriate.

なお、簡易制御用CPUボード3と、伝送系路31との
間に設けられたCPUボード3aは、CPUボード3と
ほぼ同じ構成と機能をもつもので、伝送系路31に対す
るバヅファと、ディスプレイ33によって制御内容等を
表示するものである。
Note that the CPU board 3a provided between the simple control CPU board 3 and the transmission line 31 has almost the same configuration and function as the CPU board 3, and has a buffer for the transmission line 31 and a display 33. The contents of the control are displayed by .

前記応用制御用CPUボード5は、前記簡易制御用CP
Uボードに代わって高度な制御、例えば入力情報に従っ
て、最適な制御条件を決定しながらビル設備を制御する
最適制御等を行なうものである。
The applied control CPU board 5 is the simple control CPU board 5.
Instead of the U-board, it performs advanced control, such as optimal control for controlling building equipment while determining optimal control conditions according to input information.

前記マンくンン用のCPUボード7は、周辺インターフ
ェイス回路23を介して、キーボード35、ディスプレ
イ37.プリンタ39等を制御する亀のであり、オペレ
ータは前記キーボード35から、ビル管制システム1に
指示を与えるため、前記キーボード35からオペレータ
が指示を入力すると、そのオペレータの指示をペースに
、ビル設備の制御スケジュールが編集された後、一旦、
衣′@、¥憶装置11に記憶されて他のCPUボード3
.5.9が上記の制御スケジュールに応じて動作するよ
うに構成されている。なお、前記ディスプレイ33およ
びプリンタ39は、オペレータの指示をモニターしたり
、各種の情報の表示あるいは印字を行なうものである。
The CPU board 7 for man-kun is connected to a keyboard 35, a display 37 . It is a tortoise that controls the printer 39, etc., and the operator gives instructions to the building control system 1 from the keyboard 35, so when the operator inputs an instruction from the keyboard 35, the building equipment is controlled based on the operator's instruction. Once the schedule has been edited,
Clothes '@, stored in the ¥ storage device 11 and transferred to other CPU boards 3
.. 5.9 is configured to operate according to the above control schedule. The display 33 and printer 39 are used to monitor instructions from the operator and to display or print various information.

前記データベース用CPUボード9は、外部補助記憶装
置としてのディスク装置41を制御するものである。こ
れは、前記表誤記憶装置11がRムM(ランダムアクセ
スメモリー)で構成されているため、記憶容量が小さい
ことと、揮発性の欠点を補うためであり、前記ディスク
装置41のディスケラ)Kは、ビル管制システムに必要
な種々のプログラムファイルや、管理データファイル等
が記憶され、適宜、必要に応じて他のCPUボードから
アクセスされる。
The database CPU board 9 controls a disk device 41 as an external auxiliary storage device. This is to compensate for the small storage capacity and volatility of the table error storage device 11, which is composed of an RM (Random Access Memory). Various program files, management data files, etc. necessary for the building control system are stored therein, and are accessed from other CPU boards as appropriate and necessary.

以上のように、ビル管制システム1は、ビル設備の制御
に必要な各種の制御処理を、4つのCPUボード3,5
,7,9が分担して、処理するような構成になっている
As described above, the building control system 1 uses the four CPU boards 3 and 5 to perform various control processes necessary for controlling building equipment.
, 7, and 9 share the processing duties.

また、上記のような構成のビル管制システムIにおいて
、システム内の1ケ所に外乱が生じて、CPUボード3
,5.フ、9のCPUの1つが暴走したり、異常状態に
なれば、外部記憶装置におけるCPUd/−ドの状態を
示すデータや、他のCPUボードへの指示データの保障
がくずれるが、正常に動作しているCPUボードの診断
装置が、上記のデータの整合性を検出して、異常状態に
なっているCPUボードを再起動して、ビル設備の制御
を続行することになる。
In addition, in the building control system I configured as described above, if a disturbance occurs at one location within the system, the CPU board 3
,5. If one of the 9 CPUs goes out of control or goes into an abnormal state, the data indicating the status of the CPU d/- board in the external storage device and the instruction data to other CPU boards will be lost, but it will continue to operate normally. The diagnostic device for the CPU board in use will detect the consistency of the above data, restart the CPU board in the abnormal state, and continue controlling the building equipment.

従って、この実施例によれば、ビル管制における処理を
複数の中央処理装置(CPU)にて分散して行ない、夫
々の中央処理装置におけるソフトウェアの複合度を軽く
し、i九各中央処理装置の異常の相互監視を行危うよう
にしたので、システムの簡易化を図ると共に、外乱によ
る誤動作を防止することができる。
Therefore, according to this embodiment, processing in building control is distributed among a plurality of central processing units (CPUs), and the complexity of software in each central processing unit is reduced. Since mutual monitoring of abnormalities is carried out, it is possible to simplify the system and prevent malfunctions due to disturbances.

この発明は、前記特許請求の範囲の通りの構成とし九の
で中央監視制御装置の信頼性を向上することができる。
Since the present invention is configured according to the scope of the claims, it is possible to improve the reliability of the central monitoring and control device.

表お、この発明は、前記実施例のみに限定されるもので
は攻く、適宜の変更を加えることによっては、プラント
等の実施態様でも実施し得る。
It should be noted that the present invention is not limited to the above-mentioned embodiments, but may be implemented in a plant or the like by making appropriate changes.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明を実施したビル管制システムの実施例
、第2図は第1図におけるCPUボードのブロック図、
第3図は第2図における診断装置のブロック図である。 (主要な部分を表わす符号の説明)
Fig. 1 is an embodiment of a building control system implementing this invention, Fig. 2 is a block diagram of the CPU board in Fig. 1,
FIG. 3 is a block diagram of the diagnostic device in FIG. 2. (Explanation of symbols representing main parts)

Claims (2)

【特許請求の範囲】[Claims] (1)複数の端末装置からの信号を入力して前記端末装
置を制御するための処理を分散して行なう複数O中央6
m11I置(CPU)と、該中央処理装置が共有する記
憶装置と、前記中央処理装置が相互的K1l0中央処l
l鋏置の誤動作を検出して再起動させる複数の診断装置
とを有することを特徴とする中央監視制御装置。
(1) Multiple O central 6 that inputs signals from multiple terminal devices and performs distributed processing for controlling the terminal devices.
m11I (CPU), a storage device shared by the central processing unit, and a mutual K110 central processing unit.
1. A central monitoring and control device comprising a plurality of diagnostic devices for detecting malfunction of a scissor holder and restarting the scissors.
(2)前記端末装置がビル管制システムの端末装置であ
るととを特徴とする特許請求第1項に記載の中央監視制
御装置。
(2) The central monitoring and control device according to claim 1, wherein the terminal device is a terminal device of a building control system.
JP56121349A 1981-08-04 1981-08-04 Central monitoring controller Pending JPS5822469A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6170983A (en) * 1984-09-14 1986-04-11 Tanabe Seiyaku Co Ltd Novel microorganism and production of l-threonine therewith
JPH01290059A (en) * 1988-05-17 1989-11-21 Fujitsu Ltd Rerise system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5481741A (en) * 1977-12-13 1979-06-29 Fujitsu Ltd Data processing system
JPS55127651A (en) * 1979-03-23 1980-10-02 Hitachi Ltd Fault recognition system of multiprocessor system
JPS55166752A (en) * 1979-06-13 1980-12-26 Meidensha Electric Mfg Co Ltd Function inspection system of multimicrocomputer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5481741A (en) * 1977-12-13 1979-06-29 Fujitsu Ltd Data processing system
JPS55127651A (en) * 1979-03-23 1980-10-02 Hitachi Ltd Fault recognition system of multiprocessor system
JPS55166752A (en) * 1979-06-13 1980-12-26 Meidensha Electric Mfg Co Ltd Function inspection system of multimicrocomputer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6170983A (en) * 1984-09-14 1986-04-11 Tanabe Seiyaku Co Ltd Novel microorganism and production of l-threonine therewith
JPH0510076B2 (en) * 1984-09-14 1993-02-08 Tanabe Seiyaku Co
JPH01290059A (en) * 1988-05-17 1989-11-21 Fujitsu Ltd Rerise system

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