JPS5999541A - Arithmetical logical operation circuit - Google Patents

Arithmetical logical operation circuit

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JPS5999541A
JPS5999541A JP57208862A JP20886282A JPS5999541A JP S5999541 A JPS5999541 A JP S5999541A JP 57208862 A JP57208862 A JP 57208862A JP 20886282 A JP20886282 A JP 20886282A JP S5999541 A JPS5999541 A JP S5999541A
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Abstract

PURPOSE:To reduce the number of constituent transistors (TR) of a fast ALU using CMOSTRs and simplify the constitution, and to suppress the occupation area on a chip in case of IC implementation. CONSTITUTION:Both NMOSTRs 4-1 and 4-4 are both in the off state at the beginning of a sampling period T2, so there is no danger of erroneous discharging of charge accumulated on a carry/borrow signal line in the transition from a precharging period T1 to the sampling period T2. Further, the NMOSTRs 4-1 and 4-4 are permitted to change only from an off state to an on state, so they never turn off after the carry/borrow signal line 4-2 is discharged temporarily. Therefore, charge on the carry/borrow signal line 4-2 are held in safety or discharged in a short time, so secure and fast operation is realized.

Description

【発明の詳細な説明】 (発明の属する技術分野) 本発明は算術論理演算回路(以下ALUといへ)に関し
、特に(JiO8(相補型MO8))ランジスタを用い
た高速のALUに関する。
DETAILED DESCRIPTION OF THE INVENTION (Technical field to which the invention pertains) The present invention relates to an arithmetic logic circuit (hereinafter referred to as ALU), and particularly to a high-speed ALU using (JiO8 (complementary MO8)) transistors.

(従来技術) CMO8は極低消費電力動作と広い雑音余裕度を大きな
特長としている。マイクロコンピュータへの応用でCM
O8の有用性が広く認められ、さらに低価格、高速動作
の要求が高まり、CMO8でも回路が複雑にならず、か
つ高速動作が可能な算術論理演算回路す綾≠奔番廿÷躬
ゆ+が望まれている。
(Prior Art) CMO8 has the major features of extremely low power consumption operation and wide noise margin. Commercial for application to microcomputers
The usefulness of O8 has been widely recognized, and the demand for low cost and high speed operation has increased, and even CMO8 is an arithmetic logic circuit that can operate at high speed without complicating the circuit. desired.

従来、NMO8マイクロコンピュータに使用されている
高速ALUの一例を第1図に示す。この回路は、NMO
8)ランジスタ群1−1から1−3、NMO8)ランラ
スタl−9,1−10,インパーク1−11 、1−1
2 、1−13 、1−14EX−ORI−15をそれ
ぞれ組み合わせて構成したもので、演算制御信号OPO
からOF2の組み合わせに基づいて被演算数信号Anと
演算数信号Bn と桁上げ/桁借シ信号Cn−1から結
果Rnと次桁への桁上げ/桁借シ信号Cnを生成する。
An example of a high-speed ALU conventionally used in an NMO8 microcomputer is shown in FIG. This circuit consists of NMO
8) Ranister group 1-1 to 1-3, NMO8) Run raster 1-9, 1-10, Impark 1-11, 1-1
2, 1-13, and 1-14EX-ORI-15, respectively, and the calculation control signal OPO
The result Rn and the carry/debit signal Cn to the next digit are generated from the operand signal An, the operand signal Bn, and the carry/debit signal Cn-1 based on the combination of OF2.

第1図に示した高速ALU回路は、被演算数信号Anと
演算数信号Bnの組み合わせでNMO8トランジスタ群
1−1から1−8でデコードし、NMO8トランジスタ
群1−1から1−4で演算制御信号OP4から0P71
でのうちどれか1つを、また、NMO8)ランジスタ群
1−5から1−8で演算制御信号OPOから0P3tで
のうちどれか1つを選択し、桁上げ/桁借シ信号のレベ
ル及び伝播を制御する構造になっている。したがって、
演算制御信号OPOからOF2を被演算数信号Anと演
算数信号Bnの組み合わせに基づいたNMO8)ランジ
スタ群1−1から1−8の詳細な0N10FF 状態を
正しく把握し、それぞれ1つだけ選択される演算制御信
号のレベルを任意に設定する事により任意の論理演算結
果が得られる。
The high-speed ALU circuit shown in Fig. 1 decodes the combination of the operand signal An and the operand signal Bn using the NMO8 transistor groups 1-1 to 1-8, and performs the calculation using the NMO8 transistor groups 1-1 to 1-4. Control signals OP4 to 0P71
NMO8) Select any one of the arithmetic control signals OPO to 0P3t in transistor groups 1-5 to 1-8, and set the carry/borrow signal level and It has a structure that controls propagation. therefore,
NMO based on the combination of operation control signals OPO to OF2 and operand signal An and operation number signal Bn8) Detailed 0N10FF status of transistor groups 1-1 to 1-8 is correctly grasped, and only one of each is selected. Any logical operation result can be obtained by arbitrarily setting the level of the operation control signal.

第1表に加算と減算時における演算制御信号OPOから
OF2と被演算数信号An 、演算数信号Bnと桁上げ
/桁借シ信号Cn−1と演算結果Rnと次桁への桁上げ
/桁借シ信号Cnの真理値表を一例として示す。同様に
AND 、OR,EX−OR等の論理演算も演算制御信
号OPOからOF2の設定で可能である。
Table 1 shows the operation control signals OPO to OF2 during addition and subtraction, the operand signal An, the operation signal Bn, the carry/borrow signal Cn-1, the operation result Rn, and the carry/digit to the next digit. A truth table of the debt signal Cn is shown as an example. Similarly, logical operations such as AND, OR, and EX-OR are also possible by setting the operation control signals OPO to OF2.

第1表 (減算) ところで一般に、NMO8トランジスタ群1−1から1
−8内のNMO8)ランジスタを0MO8構造にすると
、第2図に示すようにNMO8)ランジスタaとPMO
8トランジスタbをベアにして使用し、それぞれのゲー
トに正論理信号と負論理信号を入力する回路構成になる
Table 1 (subtraction) By the way, in general, from NMO8 transistor group 1-1 to 1
If the NMO8) transistor in -8 is made into a 0MO8 structure, as shown in Figure 2, NMO8) transistor a and PMO
The circuit configuration uses 8 transistors b as bare and inputs a positive logic signal and a negative logic signal to each gate.

したがって、第1図に示したALU′f:、0MO8構
造にすると第3図の回路構成になる。しかし、この回路
構成は、NMO8とPMO8のトランジスタを多数必要
とし、各トランジスタの相互配線や配置が非常に複雑に
なる。したがって、IC化の場合チップ上に占める面積
も必然的に大きくなるという大きな欠点を有し実用的で
なかった。
Therefore, if the ALU'f:,0MO8 structure shown in FIG. 1 is used, the circuit configuration will be as shown in FIG. 3. However, this circuit configuration requires a large number of NMO8 and PMO8 transistors, and the mutual wiring and arrangement of each transistor becomes extremely complicated. Therefore, when integrated into an IC, the area occupied on the chip inevitably becomes large, which is a major drawback and is not practical.

(発明の目的) 本発明は、上記事情に鑑みてなされたもので、構成トラ
ンジスタ数が少なく簡単な構成で、IC化の場合チップ
上に占める面積をできるだけ小さく抑えることのできる
CMO8)ランジスタを用いた高速のALUを提供しよ
うとするものである。
(Object of the Invention) The present invention has been made in view of the above circumstances, and uses CMO8) transistors, which have a simple configuration with a small number of transistors, and can minimize the area occupied on a chip when integrated into an IC. The aim is to provide a high-speed ALU.

(発明の構成) され演算制御信号でそれぞれ桁上げ7桁借り信号の伝播
を禁示する信号を出力する第1の論理回路信号の所定の
組合せで動作制御信号によシそれぞれ前記桁上げ/桁借
シ信号の伝播を許可する第1の動作制御回路及び前記桁
上げ7桁借り信号の値を反転させる第2の動作制御回路
と、前記第1の論理回路の出力と前記桁上げ/桁借シ信
号から演算結果を得る第3の論理回路とを含むことから
なっている。
(Structure of the Invention) A predetermined combination of first logic circuit signals that outputs a signal that prohibits the propagation of the carry/7-digit borrow signal with the operation control signal and the carry/digit respectively with the operation control signal. A first operation control circuit that allows the propagation of the borrow signal, a second operation control circuit that inverts the value of the carry 7-digit borrow signal, and an output of the first logic circuit and the carry/digit borrow signal. and a third logic circuit that obtains a calculation result from the signal.

(実施例の説明) 以下、本発明について図面を参照して詳細に説明する。(Explanation of Examples) Hereinafter, the present invention will be explained in detail with reference to the drawings.

第4図は本発明の一実施例を示す回路図である。FIG. 4 is a circuit diagram showing one embodiment of the present invention.

本実施例は、OPOからOF2までの演算制御信号の状
態で被演算数信号An 、演算数信号Bn。
In this embodiment, the operand signal An and the operand signal Bn are used in the state of the operation control signals from OPO to OF2.

桁上げ7桁借り信号co−1の間で実行される演算を指
定し、演算結果Rnとその演算で生じた桁上げ7桁借り
信号Cnを生成する。なお、この桁上げ/桁借シ信号C
nは次桁の演算における桁上げ7桁借り信号Cn−1と
なる。第2表に加算と減算における本実施例の動作を表
わす真理値表を示す。
The operation to be executed between the carry 7-digit borrow signal co-1 is specified, and the operation result Rn and the carry 7-digit borrow signal Cn generated by the operation are generated. In addition, this carry/digit borrow signal C
n becomes a carry 7-digit borrow signal Cn-1 in the calculation of the next digit. Table 2 shows a truth table representing the operation of this embodiment in addition and subtraction.

第2表 (減算) つぎに個々のトランジスタの役割りを説明する。Table 2 (subtraction) Next, the role of each transistor will be explained.

8MO8トランジスタ4−1は桁上げ/桁借シ信号腺4
−2上の信号の伝播を制御する。PMOSトランジスタ
4−3は桁上げ7桁借り信号線4−2上に電荷を供給す
るものでソース側が電源Vccに接続される。8MO8
)ランジスタ4−4は桁上げ/桁借シ信号線4−2上に
蓄積された電荷を放電するものでソース側がGND(接
地)に接続される。8MO8トランジスタ4−5は容量
4−6に蓄積された電荷を放電し、8MO8)ランジス
タ4−7は容量4−8に蓄積された電荷を放電するもの
でそれぞれソース側はGNDに接続される。2MO8)
ランジスタ群4−9は被演算数信号Anと演算数信号B
n で制御され2MO8)ランジスタ群4−10と共に
演算制御信号OPOからOF2と容量4−6との接続関
係を制御する。
8MO8 transistor 4-1 is carry/digit borrow signal gland 4
-Control the propagation of the signal on 2. The PMOS transistor 4-3 supplies charge onto the carry 7-digit borrow signal line 4-2, and its source side is connected to the power supply Vcc. 8MO8
) The transistor 4-4 discharges the charge accumulated on the carry/borrow signal line 4-2, and its source side is connected to GND (ground). The 8MO8 transistor 4-5 discharges the charge accumulated in the capacitor 4-6, and the 8MO8 transistor 4-7 discharges the charge accumulated in the capacitor 4-8, and their sources are connected to GND. 2MO8)
The transistor group 4-9 is an operand signal An and an operand signal B.
2MO8) Together with the transistor group 4-10, the connection relationship between OF2 and the capacitor 4-6 is controlled by the operation control signal OPO.

2MO8トランジスタ群4−11は、被演算数信号An
と演算数信号Bn  で制御され2MO8)ランジスタ
群4−12と共に演算制御信号OP4゜OF2と容量4
−8との接続関係を制御する。演算制御信号OPOから
OF2は実行する演算の種類を指定するもので、第2表
に示す通り加算時にはOPO、OPI 、OF2 、O
F2 、OF2 、OF2をそれぞれ0,1,1,0,
0.1に設定し、減算時には、1,0,0,1,1.0
に設定する。
The 2MO8 transistor group 4-11 receives the operand signal An.
2MO8) together with the transistor group 4-12, the arithmetic control signal OP4°OF2 and the capacitor 4.
-Controls the connection relationship with 8. Operation control signals OPO to OF2 specify the type of operation to be executed, and as shown in Table 2, during addition, OPO, OPI, OF2, O
F2, OF2, OF2 are respectively 0, 1, 1, 0,
Set to 0.1, and when subtracting, 1, 0, 0, 1, 1.0
Set to .

動作制御信号Coutは1本演算回路を制御する制御信
号で2MO8トランジスタ群4−10.4−12及び8
MO8トランジスタ4−5と4−7のゲートに接続し、
インバータ4−13を介した信号は2MO8)ランジス
タ4−3のゲートに接続している。EX−OR4−14
は、容量4−6の電位と桁上げ/桁借シ信号Cn−1か
ら結果Rnを算出するものである。
The operation control signal Cout is a control signal for controlling one arithmetic circuit, and is a control signal for controlling the 2MO8 transistor groups 4-10, 4-12 and 8.
Connected to the gates of MO8 transistors 4-5 and 4-7,
The signal via the inverter 4-13 is connected to the gate of the 2MO8) transistor 4-3. EX-OR4-14
is to calculate the result Rn from the potential of the capacitor 4-6 and the carry/borrow signal Cn-1.

つぎに、第5図に示すタイミング図を参照して動作を説
明する。
Next, the operation will be explained with reference to the timing diagram shown in FIG.

一回の演算サイクルはT1のプリチャージ期間とT2の
サンプル期間から成シ立つ。
One operation cycle consists of a precharge period T1 and a sample period T2.

このうちT2の期間では、演算制御信号OPOからOF
2は所定の値を保ち被演算数信号An及び演算数信号B
nも変化しない。T1のプリチャジ期間は、動作制御信
号Coutはハイレベルとなり、2MO8トランジスタ
群4−10.4−12をOFF状態に、8MO8トラ/
シスタ4−5 。
Of these, during the period T2, the arithmetic control signal OPO to OF
2 maintains a predetermined value and the operand signal An and the operand signal B
n also does not change. During the precharge period of T1, the operation control signal Cout becomes high level, turns off the 2MO8 transistor group 4-10, 4-12, and turns off the 8MO8 transistor group 4-10.
Sister 4-5.

4−7をON状態にする。この結果、容量4−6゜4−
8内に蓄積されていた電荷が8MO8)ランジスタ4−
5.4−7を介して放電される。容量4−6 、4−8
の電位が共にGNDレベルになるので8MO8)ランジ
スタ4−1.44はそれぞれOF I”状態になる。
Turn on 4-7. As a result, the capacity is 4-6゜4-
The charges accumulated in 8 MO8) transistor 4-
5. Discharged via 4-7. Capacity 4-6, 4-8
Since the potentials of both become the GND level, the transistors 4-1 and 4-1 and 4-4 become in the OFI'' state, respectively.

T1のプリチャージ期間は2MO8トランジスタ4−3
のゲートにはインバータ4−13を介してロウレベルが
入力され、この2MO8)ランジスタ43はON状態に
なる。すでに説明した様に8MO8トランジスタ4−4
はOFF状態のため、桁上げ/桁借シ信号線4−2上に
2MO8トランジスタ4−3を介して電荷が供給されこ
の電位はVccレベルになる。また、8MO8)ランジ
スタ4−1もOFF状態のため前桁からの桁上げ7桁借
り信号Cn−xはこの8MO8トランジスタ4−1でし
ゃ断される。すなわ’E)% Tzのブリチャージ期間
で桁上げ/桁借)信号線4−2はVccレベルになり同
時に各桁毎にしゃ断状態になる。
T1 precharge period is 2MO8 transistor 4-3
A low level is input to the gate of 2MO8) through the inverter 4-13, and this 2MO8) transistor 43 is turned on. As already explained, 8MO8 transistor 4-4
is in the OFF state, charge is supplied to the carry/borrow signal line 4-2 via the 2MO8 transistor 4-3, and this potential becomes the Vcc level. Further, since the 8MO8) transistor 4-1 is also in the OFF state, the carry 7-digit borrow signal Cn-x from the previous digit is cut off by the 8MO8 transistor 4-1. In other words, the carry/borrow signal line 4-2 goes to the Vcc level during the precharge period of Tz, and at the same time each digit is cut off.

T2のサンプル期間では、動作制御信号Coutはロウ
レベルとなシPMO8トランジスタ群4−10.4−1
2をON状態に2MO8)ランジスタ4−3とNMO8
)ランジスタ4−5 、4−7をOFF状態にする。T
2のサンプル期間では、演算制御信号OPOからOF2
と被演算数信号An及び演算数信号Bnはすでに一定し
た状態を保持しているので、2MO8)ランジスタ群4
−9゜4−11のON、OFF状態も同様に確定してい
る。T2のサンプル期間に移った後の容量4−6の電位
は2MO8)ランジスタ群4−9のON 10’FF状
態と、演算制御信号OPOからOF2のレベルに基づい
てGNDレベルを保つ場合と、OPOからOF2の演算
制御信号の内の1つからPMOSトランジスタ群4−9
を介して容量4−6に電荷が供給されるためVcc  
レベルに上がる場合がある。容量4−8の電位も同様に
T2のサンプル期間に移った後、2MO8トランジスタ
4−11の0N10FF 状態と、演算制御信号OP4
,0P50レベルに基づいてGNDレベルを保つ場合と
Vccレベルに上がる場合がある。なお、演算制御信号
OPOからOF2と被演算数信号Anと演算数信号Bn
がT2の期間一定しているので、容量4−6゜4−8の
電位が一度VCCレベルに上がった後再びGNDレベル
に戻る危険はナイ。
During the sampling period T2, the operation control signal Cout is at a low level.PMO8 transistor group 4-10.4-1
2 to ON state 2MO8) transistor 4-3 and NMO8
) Turn off transistors 4-5 and 4-7. T
In the sample period of 2, the calculation control signal OPO to OF2
Since the operand signal An and the operand signal Bn have already maintained a constant state, 2MO8) transistor group 4
The ON and OFF states of -9°4-11 are also determined in the same way. The potential of the capacitor 4-6 after moving to the sampling period of T2 is 2MO8) when the GND level is maintained based on the ON 10'FF state of the transistor group 4-9, the level of the operation control signal OPO to OF2, and the case where the OPO PMOS transistor group 4-9 from one of the operation control signals of OF2.
Since charge is supplied to the capacitor 4-6 through Vcc
It may rise to the level. After the potential of the capacitor 4-8 similarly moves to the sampling period T2, the 0N10FF state of the 2MO8 transistor 4-11 and the operation control signal OP4
, 0P50 level may be maintained at the GND level or may be raised to the Vcc level. Note that the arithmetic control signals OPO to OF2, the operand signal An, and the operand signal Bn
is constant during the period T2, so there is no danger that the potential of the capacitor 4-6°4-8 once rises to the VCC level and then returns to the GND level.

容量4−6がT2期間中GNDレベルを保つ場合は、N
MO8)ランジスタ4−1がOFF状態のままで前桁か
らの桁上げ/桁借シ信号Cn−1はここでしゃ断される
。反対に容量4−6がT2期間中にVCCレベルへ変化
した場合はNMO8l−ランジスタ4−1がON状態に
なり、前桁からの桁上げ7桁借り信号Cn−1は次桁の
桁上げ7桁借り信号Cnとすり、桁上げ/桁借シ信号が
桁上げ7桁借り信号線4−2上を伝播する。
If capacitors 4-6 maintain the GND level during the T2 period, N
MO8) The carry/borrow signal Cn-1 from the previous digit is cut off while the transistor 4-1 remains in the OFF state. On the other hand, if the capacitor 4-6 changes to the VCC level during the T2 period, NMO8l-transistor 4-1 turns ON, and the carry 7 digit borrow signal Cn-1 from the previous digit is the carry 7 of the next digit. In conjunction with the digit borrow signal Cn, a carry/borrow signal is propagated on the carry 7-digit borrow signal line 4-2.

容量4−8がT2の期間中GNDレベルを保つ場合は、
NMO8)ランジスタ4−4がOFF状態を維持する。
If capacitors 4-8 maintain the GND level during the period of T2,
NMO8) The transistor 4-4 maintains the OFF state.

容量4−8がT2の期間中にVccレベルへ変化した場
合はNMO8トランジスタ4−4がON状態になシ桁上
げ7桁借り信号線4−2上に蓄積されていた電荷が放電
されその電位をGNDレベルにおとす。
When the capacitor 4-8 changes to the Vcc level during the period T2, the NMO8 transistor 4-4 is turned on and the charge accumulated on the 7-digit carry signal line 4-2 is discharged and its potential decreases. to GND level.

すなわち、T2のサンプル期間で、NMO8トランジス
タ4−1と4−4の0N10FF 状態に基づいて桁上
げ/桁借シ信号線4−2上の電位を決定する7桁上げ/
桁借シ信号線4−2上の桁上げ7桁借り信号Cn−1が
確定した後EX−OR4−14でその桁の演算結果Rn
を得る。
That is, in the sample period T2, the potential on the carry/borrow signal line 4-2 is determined based on the 0N10FF states of the NMO8 transistors 4-1 and 4-4.
After the carry 7-digit borrow signal Cn-1 on the digit borrow signal line 4-2 is determined, the calculation result Rn of that digit is determined by EX-OR4-14.
get.

特に、NMO8)ランジスタ4−1.4−4はサンプル
期間T2の初めでは共にOFF状態のため、プリチャー
ジ期間T1からサンプル期間T2に移る瞬間に桁上げ/
桁借シ信号線4−2上に蓄積されていた電荷を誤まって
放電させてしまう危険がない。また、NMO8)ランジ
スタ4−1゜4−4の変化の方向がOFF状態からON
状態に限られているため桁上げ/桁借シ信号線4−2上
の電荷を一度放電してしまった後にNMO8)ランジス
タ4−1または4−4が再びOFF状態となるという危
険もない。したがって、桁上げ7桁借り信号線4−2上
の電荷は極めて安全に保持、または短時間に放電され動
作の確実性と高速性が確保される。
In particular, NMO8) transistors 4-1 and 4-4 are both in the OFF state at the beginning of the sampling period T2, so at the moment of transition from the precharge period T1 to the sampling period T2, the carry/
There is no risk of erroneously discharging the charges accumulated on the debit signal line 4-2. Also, the direction of change of NMO8) transistors 4-1 and 4-4 is from OFF to ON.
Since the NMO transistor 4-1 or 4-4 is in the OFF state again after the charge on the carry/borrow signal line 4-2 is once discharged, there is no risk that the transistor 4-1 or 4-4 will be turned off again. Therefore, the charge on the carry 7-digit borrow signal line 4-2 is extremely safely held or discharged in a short time, ensuring reliable and high-speed operation.

なお、第4図の回路において、容量4−6.4−8は何
も特別に容量として設けることなく、実際には他と同じ
トランジスタでそのゲート容量を利用することができる
In the circuit shown in FIG. 4, the capacitors 4-6, 4-8 are not provided as any special capacitors, and the gate capacitances of the capacitors 4-6, 4-8 can actually be used with the same transistors as the other transistors.

また、演算制御信号OPOからOF2の設定でAND 
、OR,EX、ORの論理演算が可能な事は明らかであ
る。
Also, by setting the calculation control signal OPO to OF2,
It is clear that logical operations such as , OR, EX, and OR are possible.

この実施例は、第1表および第2表に示しだ真理値表の
比較から分る如く、全く同様の演算動作を行う。しかも
、第3図に示すCMO8構造の従来例と構成要素数を比
較してみると、第3図の回路では、トランジスタ34個
、インバータ3個。
This embodiment performs exactly the same arithmetic operation as can be seen from the comparison of truth tables shown in Tables 1 and 2. Moreover, when comparing the number of components with the conventional example of the CMO8 structure shown in FIG. 3, the circuit in FIG. 3 has 34 transistors and 3 inverters.

E X −OR回路1個に対して、第4図の回路では、
トランジスタ25個(前述のように容量はトランジスタ
として数える。)インバータ3個、E)’−OR回路1
個であ)、結果としてトランジスタ9個が少くなってい
る。すなわち、この実施例によると、(1゛〜成するト
ランジスタの数をできるだけ少なく抑えかつ従来のAL
Uと全く同様に高速動作が可能なALUを得る事ができ
る。
For one EX-OR circuit, in the circuit of Fig. 4,
25 transistors (as mentioned above, capacitors are counted as transistors) 3 inverters, E)'-OR circuit 1
As a result, the number of transistors is reduced by nine. That is, according to this embodiment, (1) the number of transistors to be formed can be kept as small as possible and the conventional AL
It is possible to obtain an ALU that is capable of high-speed operation just like U.

以上本発明について第4図に示す一実施例を取上げ説明
したが、本発明は何もこの実施例に限定されることはな
く、例えば演算制御信号の数がもっと多い場合にも同様
に適用されることは言うまでもない。
Although the present invention has been described above with reference to an embodiment shown in FIG. 4, the present invention is not limited to this embodiment in any way, and can be similarly applied to cases where the number of arithmetic control signals is larger, for example. Needless to say.

(発明の効果) 以上詳細に説明したとおり、本発明によると、前述の構
成をとることによシ、構成トランジスタの数が少なく簡
単な構成で、CMO8S造によるIC化の場合チップ面
積をできるだけ小さくできるところの高速ALUを提供
できるという効果がある。特に高速CMOSマイクロコ
ンピュータへの実用効果は非常に高いものがある。
(Effects of the Invention) As explained above in detail, according to the present invention, by adopting the above-mentioned structure, the number of constituent transistors is small and the structure is simple, and the chip area is minimized when integrated circuit is made using CMO8S structure. This has the effect of providing a high-speed ALU where possible. In particular, the practical effects on high-speed CMOS microcomputers are very high.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は一従来例のNMO8トランジスタによる高速A
LUの回路図、第2図はCMO8構造における基本回汁
図、第3図は第1図においてN?〜10Sトランジスタ
をCMO8)ランジスタに置きかえた場合のALUの回
路図、第4図は、本発明の一実施例を表わす回路図、第
5図は第4図の回路の動作を示すタイミング図である。 1−1 、1−2 、1−3 、 ]−4、1〜5,1
〜6.1−7.1−8・・・・・・NMO8)ランジス
タ群、1−9.1−10 、4−1 、4〜4.t−5
゜4−7・・・・・・NMO8)ランジスタ、4−9.
4−10 、4−11 、4−12・・・i・・2MO
8トランジスタ@L  4−3・・・・・・2MO8)
ランジスタ、1−11.1−12.1−13.1−14
.4−13・・・・・・インバータ、1−15.4−1
4・・・・・・EX−OR,。 4−2・・・・・・桁上げ7桁借り信号紛、4−6.4
−訃・・・・・容量、An・・・・・・被演算数信号、
 Bn・・・・・・演算数信号、0Po−OF2・・・
・・・演算制御信号、 Cout・・・・・・動作制御
信号、Cn、Cn−z・・・・・・桁上げ/桁借シ信号
Figure 1 shows a conventional example of high-speed A using NMO8 transistors.
The circuit diagram of LU, Figure 2 is the basic circuit diagram in CMO8 structure, Figure 3 is the N? A circuit diagram of an ALU when ~10S transistors are replaced with CMO8) transistors, FIG. 4 is a circuit diagram representing an embodiment of the present invention, and FIG. 5 is a timing diagram showing the operation of the circuit of FIG. 4. . 1-1, 1-2, 1-3, ]-4, 1-5,1
~6.1-7.1-8...NMO8) transistor group, 1-9.1-10, 4-1, 4-4. t-5
゜4-7...NMO8) transistor, 4-9.
4-10, 4-11, 4-12...i...2MO
8 transistors @L 4-3...2MO8)
Ransistor, 1-11.1-12.1-13.1-14
.. 4-13...Inverter, 1-15.4-1
4...EX-OR. 4-2...7-digit carry signal error, 4-6.4
- Death... Capacity, An... Operand signal,
Bn... Arithmetic number signal, 0Po-OF2...
...Arithmetic control signal, Cout...Operation control signal, Cn, Cn-z...Carry/borrow signal.

Claims (1)

【特許請求の範囲】[Claims] 被演算数信号と演算数信号が供給され演算制御信号でそ
れぞれ桁上/桁借シ信号の伝播を禁示する信号を出力す
る第1の論理回路及び前記桁上げ/桁動作制御信号によ
シそれぞれ前記桁上げ7桁借り信号の伝播を許可する第
1の動作制御回路及び前記桁上げ/桁借シ信号の値を反
転させる第2の動作制御回路と、前記第1の論理回路の
出力と前記桁上げ/桁借シ信号から演算結果を得る第3
の論理回路とを含むことを特徴とする算術論理演算回路
a first logic circuit to which the operand signal and the operand signal are supplied and which outputs a signal for inhibiting the propagation of the carry/digit operation control signal, respectively; a first operation control circuit that allows propagation of the carry/borrow signal, a second operation control circuit that inverts the value of the carry/borrow signal, and an output of the first logic circuit; A third method for obtaining a calculation result from the carry/borrow signal.
An arithmetic and logic operation circuit comprising: a logic circuit;
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61143842A (en) * 1984-12-14 1986-07-01 アールシーエー トムソン ライセンシング コーポレイシヨン Binary subtraction stage
JPH0322022A (en) * 1989-06-19 1991-01-30 Nec Corp Dynamic arithmetic unit

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