JPS5999518A - Timer device - Google Patents
Timer deviceInfo
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- JPS5999518A JPS5999518A JP57208866A JP20886682A JPS5999518A JP S5999518 A JPS5999518 A JP S5999518A JP 57208866 A JP57208866 A JP 57208866A JP 20886682 A JP20886682 A JP 20886682A JP S5999518 A JPS5999518 A JP S5999518A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Measuring Frequencies, Analyzing Spectra (AREA)
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Abstract
Description
【発明の詳細な説明】
(発明の属する技術分野)
本発明はタイマ装置、特にデータ処理装置における時間
パルスを計測するタイマ装置に関する。TECHNICAL FIELD The present invention relates to a timer device, and more particularly to a timer device for measuring time pulses in a data processing device.
(従来技術)
従来、この種のタイマ装置は第1図に示すように、クロ
ックパルスをカウントするカウンタ1の値と、中央処理
装置(以下CPUと略す。)5よりデータバス6を通し
て送られるカウント値を保持するレジスタ2の値とを比
較回路3で比較し、二つの値が一致した時、一致フラグ
回路4を有効にシテ、CPU5への割込み信号としたり
、他のハードウェアの制御信号に用いたりしていた。こ
の装置によって、比較的大きな値をカウントする場合は
、カウンタ1、レジスタ2及び比較回路3ともに、その
カウント値を満足するビット数のハードウェアが必要と
なるので、あまり大きな値をカウントすることは経済的
なかった。(Prior Art) Conventionally, this type of timer device, as shown in FIG. The comparison circuit 3 compares the value of the register 2 that holds the value, and when the two values match, the match flag circuit 4 is activated and used as an interrupt signal to the CPU 5 or as a control signal for other hardware. I used to use it. When counting a relatively large value using this device, counter 1, register 2, and comparison circuit 3 all require hardware with the number of bits that satisfies the count value, so it is not recommended to count too large a value. It was economical.
この装置を用いて、希望するカウント値よりも少ないビ
ット数のカウンタでカウントしようとしたときは、ハー
ドウェアで不足したカウンタをCPU5上のソフトウェ
アで補なう方法がある。例えば、17“という値を4ビ
ツトの語長をもったタイマを用いてカウントするときは
、初期値として°15°という値を設定しく他の°15
°以下の値でもよい)、カウンタをスタートし@15”
になった時に、CPU5に割込みを発生させる。CPU
は改ためて、タイマに°2”を設定してタイマをスター
トさせ、次の割込みが発生したときの値を°17“とじ
て用いる方法が用いられる。しかし、この方法では、1
回目の割込みから、次にタイマをスタートさせるまでの
時間が誤差となって表われ、正確な値をカウントするこ
とはできないという欠点がある。When attempting to count using a counter with a smaller number of bits than the desired count value using this device, there is a method in which the software on the CPU 5 compensates for the counter that is insufficient in hardware. For example, when counting the value 17" using a timer with a word length of 4 bits, you should set the value 15° as the initial value and set the value 15" as the initial value.
), start the counter @15”
When this happens, an interrupt is generated to the CPU 5. CPU
In this case, a method is used in which the timer is set to .degree. 2", the timer is started, and the value when the next interrupt occurs is set to .degree. 17". However, with this method, 1
The disadvantage is that the time from the first interrupt until the next timer starts appears as an error, making it impossible to count an accurate value.
第1図の改良したものとして、第2図のように第1図で
示した回路にグリスケーラ7を組み込み、クロック入力
を一定数分周してからカウンタへ入力してカウントする
方法もあるが、そのプリスケーラ7によって分周された
分だけ分解能が悪くなる欠点がある。As an improvement on the one shown in FIG. 1, there is a method of incorporating a grease scaler 7 into the circuit shown in FIG. 1 as shown in FIG. There is a drawback that the resolution deteriorates by the frequency divided by the prescaler 7.
(発明の目的)
本発明は、以上の欠点を改良するもので、中央処理装置
を利用することにより、比較的周波数の高いパルスを、
少ないハードウェア量で分解能を高くしてカウントでき
るタイマ装置を提供することを目的としている。(Object of the Invention) The present invention aims to improve the above-mentioned drawbacks, and by utilizing a central processing unit, pulses with a relatively high frequency can be
The purpose of the present invention is to provide a timer device that can count with high resolution and a small amount of hardware.
(発明の構成)
本発明によれば、カウンタと該カウンタのカウント値を
保持するレジスタと、比較回路とよりなるデータ処理装
置におけるタイマ装置において、前記カウンタの少なく
とも最上位ビットを読み出すことのできる読み出し回路
と、前記データ処理装置の中央処理装置によってセット
・リセット可能な許可フラグ回路と、前記比較回路の出
力と前記許可フラグ回路の出力とにもとづいて制御され
る一致フラグ回路と、前記許可フラグ回路がセットされ
ている時に前記比較回路の一致信号によって前記一致フ
ラグ回路をセットし前記許可フラグ回路がリセットされ
ている時は前記比較回路の一致信号は前記一致フラグ回
路をセットしないように制御する制御回路とを含むこと
を特徴とするタイマ装置が得られる。(Structure of the Invention) According to the present invention, in a timer device in a data processing device that includes a counter, a register that holds a count value of the counter, and a comparison circuit, a readout device that can read out at least the most significant bit of the counter is provided. a permission flag circuit that can be set and reset by a central processing unit of the data processing device; a coincidence flag circuit that is controlled based on the output of the comparison circuit and the output of the permission flag circuit; and the permission flag circuit. is set, the coincidence flag circuit is set by the coincidence signal of the comparison circuit, and when the permission flag circuit is reset, the coincidence signal of the comparison circuit is controlled so as not to set the coincidence flag circuit. A timer device is obtained, characterized in that it includes a circuit.
(実施例の説明) 以下本発明の実施例を図面を参照して説明する。(Explanation of Examples) Embodiments of the present invention will be described below with reference to the drawings.
第3図は、本発明の一実施例を示すブロック図である。FIG. 3 is a block diagram showing one embodiment of the present invention.
第3図の11はクロックパルスをカウントするカウンタ
であり、12はCPU15よりデータバス16を用いて
送られて(るカウント値を保持するレジスタであり、1
3はカウンタ11 とレジスタ13の値を比較し、一致
した時に信号を出力する比較回路である。17は比較回
路13から出力される一致信号を用いて一致フラグ回路
14をセットするか否かを決定する許可フラグ回路であ
り、18は許可フラグ回路17の値によって一致信号を
一致フラグ回路14まで送るか否かを制御するAND回
路であり、14はAND回路の出力が”1”なった時セ
ットされる一致フラグ回路である。また15はレジスタ
やALUを含んだCPUで、読出回路19やレジスタ1
2をアクセスでき、かつ許可フラグ回路170セツト/
リセツトをデータバス16を通して行なう。11 in FIG. 3 is a counter that counts clock pulses, 12 is a register that holds the count value sent from the CPU 15 using the data bus 16;
3 is a comparison circuit that compares the values of the counter 11 and the register 13 and outputs a signal when they match. 17 is a permission flag circuit that determines whether or not to set the coincidence flag circuit 14 using the coincidence signal output from the comparison circuit 13; 18 is a permission flag circuit that transmits the coincidence signal to the coincidence flag circuit 14 according to the value of the permission flag circuit 17; This is an AND circuit that controls whether to send or not, and 14 is a coincidence flag circuit that is set when the output of the AND circuit becomes "1". 15 is a CPU including registers and ALU, readout circuit 19 and register 1.
2 can be accessed and the permission flag circuit 170 set/
Reset is performed through data bus 16.
次に、このタイマ回路の語長が4ビツトのときに、”1
7”という値をカウントする場合を、第4図に示す第3
図の主要な部分の信号のタイミングチャートを参照して
説明する。Next, when the word length of this timer circuit is 4 bits,
The case where the value 7” is counted is shown in Figure 3 shown in Figure 4.
Description will be given with reference to timing charts of signals in the main parts of the figure.
タイマ回路は一詰−長が4ビツトであるので°16”と
いう値はカウントすることができる。レジスタ12には
、このときに1”という値をロードして、かつ許可フラ
グ回路17をリセットした状態でカウンタ11をスター
トさせる。この時、−光用のクロックパルスが入力する
と第4図のA点に示すようにカウンタ11の値は”ドと
なり、レジスタの値と一致するので比較回路13は一致
信号を出力する。しかし、この時点では、許可フラグ回
路17が”0°であるので、AND回路18は一致、信
号を一致フラグ回路14まで送らず、一致フラグ回路1
4を“0”の状態のままとする。以後カウントが進むた
びにカウント値を増す。カウント値が“8”になるとカ
ウントの最上位ビットは“1”となり、以後カウント値
が15“になるまで最上位ビットは”1”の状態をつづ
け、カウント値が°0“になると最上位ビットもOとな
る。カウント値が°0”にもどって、次に1”の値にな
りだ時も、許可フラグ回路17が°0°の状態であると
一致フラグ回路14はセットされず、無限にカウントを
続けることになる。本例では”17”という値をカウン
トすることを目的としているので、そのための動作を以
下で述べる。Since the timer circuit has a length of 4 bits, it can count a value of 16". At this time, the register 12 is loaded with a value of 1", and the permission flag circuit 17 is reset. In this state, the counter 11 is started. At this time, when the clock pulse for - light is input, the value of the counter 11 becomes "do" as shown at point A in FIG. 4, and since it matches the value of the register, the comparison circuit 13 outputs a match signal. However, At this point, the permission flag circuit 17 is at "0°," so the AND circuit 18 detects a match and does not send the signal to the match flag circuit 14.
4 remains at "0". Thereafter, the count value is increased each time the count progresses. When the count value reaches "8", the most significant bit of the count becomes "1", and from then on, the most significant bit continues to be "1" until the count value reaches 15", and when the count value reaches °0", the most significant bit becomes "1". The bit also becomes O. Even when the count value returns to °0" and then reaches the value of 1", if the permission flag circuit 17 is in the state of °0°, the coincidence flag circuit 14 will not be set and the count will continue indefinitely. become. In this example, the purpose is to count the value "17", so the operation for that purpose will be described below.
A点でカウント値が“1°となった後、クロックパルス
が入力される毎にカウント値は増す。8個のクロックパ
ルスが入力するとカウント値は°8”となり、カウンタ
11の最上位ビットば°1”になり、CPU15は読み
出し回路19を利用して、そのことを確認することがで
きる。最上位ビットが1”になった時点(B点)で、C
PU5によって許次圧カウント値が”1°になったとき
、比較回路】3の一致信号がAND回路18を通して一
致フラグ回路14に達し、一致フラグ回路14をセット
するようにできる。After the count value reaches "1°" at point A, the count value increases each time a clock pulse is input. When 8 clock pulses are input, the count value becomes "°8" and the most significant bit of the counter 11 °1", and the CPU 15 can confirm this using the readout circuit 19. When the most significant bit becomes 1" (point B), the CPU 15 can confirm this using the readout circuit 19.
When the allowable secondary pressure count value reaches "1°" by the PU 5, the coincidence signal of the comparison circuit 3 reaches the coincidence flag circuit 14 through the AND circuit 18, and the coincidence flag circuit 14 can be set.
一方、カウンタ11のカウント値はクロックパルスの入
力によってカウント値は°8”から°9“、”10°、
・・・・・・°15”となり、次に0点で°0”となる
。On the other hand, the count value of the counter 11 changes from °8" to °9", "10", and
......°15", then at the 0 point it becomes °0".
0点のあとさらに1発のクロックパルスが入力するとカ
ウンタ11のカウント値は@1”となり比較回路13は
一致信号を出力する。この時、許可フラグ回路17は”
ドであるので、一致信号はAND回路8を通って一致フ
ラグ回路14に達し、一致フラグ回路14をセットする
。すなわち、以上の動作はカウント値が1“・・・・・
・°157、”0”、1”とすすみ、二回目の“1°の
時に一致フラグ14がセットされたことになり、計17
個のパルスをカウントしてから一致フラグ回路14が°
1”になったことを示す。When one more clock pulse is input after the 0 point, the count value of the counter 11 becomes @1" and the comparison circuit 13 outputs a match signal. At this time, the permission flag circuit 17 outputs "
Therefore, the match signal passes through the AND circuit 8, reaches the match flag circuit 14, and sets the match flag circuit 14. In other words, the above operation has a count value of 1"...
・Proceeded to ``0'', ``1'' at 157 degrees, and the match flag 14 was set at the second 1 degree, making a total of 17
After counting pulses, the coincidence flag circuit 14
1”.
カウント値が°16”より小さい時は、タイマをスター
トさせる前に許可フラグ回路17をセットさぜることに
よって、−回目の一致信号で一致フラグ回路14をセッ
トさせることができ、”16゜より小さい値をカウント
することができる。When the count value is smaller than 16", by setting the permission flag circuit 17 before starting the timer, the match flag circuit 14 can be set by the -th match signal, and the count value is smaller than 16". Small values can be counted.
カウント値が°24”〜“31”や”40”〜”47”
のように最下位ビットから4ビツト目が“1”のときは
、次のようにカウントすることによって計数が可能であ
る。例えば、“28”をカウントする場合は、カウント
値に“12“(=“28”−”16“)をセットし、許
可フラグ回路17を°0”にしてタイマをスタートさせ
る。この場合は第5図に示すようなタイミングチャート
になり、CPU15は読出回路19によって最上位ビッ
トをチェックし、最上位ビットが“0”から°12にな
り、次に°0”になった時点(A点)で許可フラグ回路
17をセットすると、その後にカウント値が°12”に
なった時、前例の場合と同様に一致フラグ回路14がセ
ットされる。The count value is °24"~"31" or "40"~"47"
When the 4th bit from the least significant bit is "1", counting is possible by counting as follows. For example, to count "28", set the count value to "12"(="28" - "16"), set the permission flag circuit 17 to 0, and start the timer. The timing chart becomes as shown in Fig. 5, and the CPU 15 checks the most significant bit by the readout circuit 19, and when the most significant bit changes from "0" to °12 and then to °0 (point A). When the permission flag circuit 17 is set in this case, when the count value reaches .degree. 12'', the coincidence flag circuit 14 is set in the same manner as in the previous example.
カウント値が′45”の時は、カウント値に°13”(
=”45”−°32”)をセットし、許可フラグ回路1
7を0”にしてタイマをスタートさせる。CPU15は
読出回路19によって最上位ビットをチェックし、最上
位ビットが01、“1”、“0”、”1”と変わったこ
とを検出し、次の“0”になった時に許可フラグ回路1
7をセットする。その後カウント値が°13”になった
時に一致フラグ回路14がセットされる。When the count value is '45'', the count value is changed to °13'' (
= "45" - °32"), and enable flag circuit 1
7 to 0" and starts the timer. The CPU 15 checks the most significant bit by the reading circuit 19, detects that the most significant bit has changed to 01, "1", "0", "1", and then starts the next When the flag becomes “0”, the permission flag circuit 1
Set 7. Thereafter, when the count value reaches .degree. 13", the coincidence flag circuit 14 is set.
以上のように、タイマの語長より長いカウント値をカウ
ントする場合は、カウント値をそのタイマの語長で表現
できる数(本例では°16”)で割り、その残りをレジ
スタ12にセットすることによってカウンタ11をスタ
ートさせ、そしてCPU15で読出回路19を用いてカ
ウンタ11の最上位ビットをチェックし、そのビットの
変化の回数なCPU1.5でカウントし、カウントしな
ければならない値の最下位ビットから4ビツト目が0の
時は。As mentioned above, when counting a count value that is longer than the word length of the timer, divide the count value by the number that can be expressed by the word length of the timer (°16" in this example) and set the remainder in register 12. The most significant bit of the counter 11 is checked by the CPU 15 using the readout circuit 19, and the number of changes of that bit is counted by the CPU 1.5, and the least significant bit of the value that has to be counted is When the 4th bit from bit is 0.
前記の割算の商だけカウンタ11の最上位ビットが@1
°になった時、許可フラグ17をセットし。The most significant bit of the counter 11 is @1 for the quotient of the above division.
When it reaches °, set permission flag 17.
カウントする値の最下位ビットから4ビツト目が′1”
の時は、前記の割算の藺に1を加えた数だけ回路
一−rノ
カウンタ11が0”になった時、許可フフグ17を1゛
にセットすることによって、希望するカウント値を計数
することができる。The 4th bit from the least significant bit of the value to be counted is '1'
In this case, when the circuit 1-r counter 11 reaches 0'' by the number of division steps mentioned above, the desired count value is counted by setting the permission puffer 17 to 1. can do.
このように、最上位ビットなCPU15がカウントする
ことは、入力しているクロック信号はタイマ装置の語長
で表現できる数の分だけ分周されているので、CPU1
5がカウンタ11の最上位ビットをチェックする時間は
大きくなり、CPUl5の命令実行サイクルよりもかな
り小さい周期をもったクロックパルスでも精度よくカウ
ントすることができるといえる。In this way, the CPU 15, which is the most significant bit, counts because the input clock signal is divided by the number that can be expressed by the word length of the timer device.
The time it takes for the CPU 15 to check the most significant bit of the counter 11 becomes longer, and it can be said that even clock pulses having a period much smaller than the instruction execution cycle of the CPU 15 can be counted with high accuracy.
(発明の効果)
以上詳細に説明したとおり、本発明の装置によれば、前
述の構成をとることにより、比較的大きな値すなわち周
波数の高いパルスをカウントする場合でも、従来のよう
に処理能力の大きいハードウェアを用いたり、あるいは
割込み処理をしたり、プリスケーラを用いたりする必要
が無いので、ハードウェアを少なくしてかつ精度の良い
カウントを行うことができるという効果が得られる。(Effects of the Invention) As explained in detail above, according to the apparatus of the present invention, by adopting the above-mentioned configuration, even when counting relatively large values, that is, pulses with high frequency, the processing capacity is reduced compared to the conventional method. Since there is no need to use large hardware, interrupt processing, or a prescaler, the advantage is that highly accurate counting can be performed with less hardware.
第1図及び第2図は従来例のブロック図、第3図は本発
明の一実施例のブロック図、第4及び第5図は本発明の
一実施例の動作タイミングを示したタイミング図である
。
図において、11・・・・・・カウンタ、12・・・・
・・レジスタ、13・・・・・・比較回路、14・・・
・・・一致フラグ回路、15・・・・・・CPU (中
央制御処理装置)、16・・・・・・データバス、17
・・・・・・許可フラグ回路、18・・・・・・AND
回路、19・・・・・・読出回路。Figures 1 and 2 are block diagrams of a conventional example, Figure 3 is a block diagram of an embodiment of the present invention, and Figures 4 and 5 are timing diagrams showing the operation timing of an embodiment of the present invention. be. In the figure, 11...counter, 12...
...Register, 13... Comparison circuit, 14...
... Match flag circuit, 15 ... CPU (Central Control Processing Unit), 16 ... Data bus, 17
...Permission flag circuit, 18...AND
Circuit, 19... Readout circuit.
Claims (1)
と比較回路とよりなるデータ処理装置におけるタイマ装
置において、前記カウンタの少なくとも最上位ビットを
読み出すことのできる読出回路と、前記データ処理装置
の中央処理装置によってセット・リセット可能な許可フ
ラグ回路と、前記比較回路の出力と前記許可フラグ回路
の出力とにもとづいて制御される一致フラグ回路と、前
記許可フラグ回路がセットされているときに前記るとき
には前記比較回路の一致信号は前記一致フラグ回路をセ
ットしないように制御する制御回路とを含むことを特徴
とするタイマ装置。A timer device in a data processing device comprising a counter, a register for holding a count value of the counter, and a comparison circuit, comprising: a reading circuit capable of reading out at least the most significant bit of the counter; and a central processing unit of the data processing device. a permission flag circuit that can be set and reset; a coincidence flag circuit that is controlled based on the output of the comparison circuit and the output of the permission flag circuit; A timer device comprising: a control circuit that controls the coincidence flag circuit so that the coincidence signal of the circuit does not set the coincidence flag circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57208866A JPS5999518A (en) | 1982-11-29 | 1982-11-29 | Timer device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57208866A JPS5999518A (en) | 1982-11-29 | 1982-11-29 | Timer device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5999518A true JPS5999518A (en) | 1984-06-08 |
JPH039486B2 JPH039486B2 (en) | 1991-02-08 |
Family
ID=16563411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57208866A Granted JPS5999518A (en) | 1982-11-29 | 1982-11-29 | Timer device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5999518A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52123145A (en) * | 1976-04-09 | 1977-10-17 | Fujitsu Ltd | Time monitor system |
JPS5668814A (en) * | 1979-11-09 | 1981-06-09 | Toshiba Corp | Computer system with clock control circuit |
-
1982
- 1982-11-29 JP JP57208866A patent/JPS5999518A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52123145A (en) * | 1976-04-09 | 1977-10-17 | Fujitsu Ltd | Time monitor system |
JPS5668814A (en) * | 1979-11-09 | 1981-06-09 | Toshiba Corp | Computer system with clock control circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH039486B2 (en) | 1991-02-08 |
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