JPS5998541A - 半導体モジユ−ル - Google Patents
半導体モジユ−ルInfo
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- JPS5998541A JPS5998541A JP20617682A JP20617682A JPS5998541A JP S5998541 A JPS5998541 A JP S5998541A JP 20617682 A JP20617682 A JP 20617682A JP 20617682 A JP20617682 A JP 20617682A JP S5998541 A JPS5998541 A JP S5998541A
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- semiconductor module
- main
- main substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高集積半導体モジニールの構造に関し、特に多
層配線層を必要とする半導体モジュールに関するもので
ある。
層配線層を必要とする半導体モジュールに関するもので
ある。
半導体モジー−ルは、パッケージングされた複数個の半
導体装置をガラスエポキシ等のプリント基板に半田付け
し、各半導体装置を相互に電気配線接続する構成となっ
ている。このため、半導体装置の数が増大したり、半導
体装置自体が高集積化されるのに伴なって、プリント基
板における配線が複雑化される。このため、プリント基
板の配線の多層化が要求される。しかしながら、この種
の半導体モジュールでは半導体装置に発生した熱はプリ
ント基板を通して放熱させる構成が通常とられているた
め、配線の多層化が進めばその分だけ放熱性が低下され
ることになる。このため、半導体モジ瓢−ルの高集積化
と放熱性とは互に相反する関係となり、両者を共に満足
させることは難かしいという問題がある。
導体装置をガラスエポキシ等のプリント基板に半田付け
し、各半導体装置を相互に電気配線接続する構成となっ
ている。このため、半導体装置の数が増大したり、半導
体装置自体が高集積化されるのに伴なって、プリント基
板における配線が複雑化される。このため、プリント基
板の配線の多層化が要求される。しかしながら、この種
の半導体モジュールでは半導体装置に発生した熱はプリ
ント基板を通して放熱させる構成が通常とられているた
め、配線の多層化が進めばその分だけ放熱性が低下され
ることになる。このため、半導体モジ瓢−ルの高集積化
と放熱性とは互に相反する関係となり、両者を共に満足
させることは難かしいという問題がある。
これを改善する構成として、１９８１年に３１ｓｔＥｌ
ｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ Ｃｏｎｆｅ
ｒｅｎｃｅ （ＩＥＥＥ）（ＡＴＬＡＮＴＡ、Ｕ、Ｓ、
Ａ）で発表されてた例がある。この例では３３層のアル
ミナ多層配線基板に１００素子を接合した半導体素子の
背面に放熱部材（ヒートシンク）を接触させ、この放熱
部材を通して放熱を行なう構成が提案されている。
ｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ Ｃｏｎｆｅ
ｒｅｎｃｅ （ＩＥＥＥ）（ＡＴＬＡＮＴＡ、Ｕ、Ｓ、
Ａ）で発表されてた例がある。この例では３３層のアル
ミナ多層配線基板に１００素子を接合した半導体素子の
背面に放熱部材（ヒートシンク）を接触させ、この放熱
部材を通して放熱を行なう構成が提案されている。
しかしながら、この構成では、構造が複雑で製造歩留的
な問題を残している。
な問題を残している。
したがって本発明の目的は高集積な半導体モジュールの
多層配線、高放熱性を可能圧する一方で構造の簡単化を
図り、これにより製造歩留の向上を図ることができる半
導体モジュールを提供することにある。
多層配線、高放熱性を可能圧する一方で構造の簡単化を
図り、これにより製造歩留の向上を図ることができる半
導体モジュールを提供することにある。
この目的を達成するために本発明は半導体素子を取着し
かつ反対面に入出力ピンを突設した半導体モジュールの
主基板に多層配線層を有する補助基板を近接配置して前
記入出力ピンに接続し、これにより実質的な多層配線構
造を得ると共に主基板を通しての放熱性を向上し、かつ
構造の簡単化を図るようＫしたものである。
かつ反対面に入出力ピンを突設した半導体モジュールの
主基板に多層配線層を有する補助基板を近接配置して前
記入出力ピンに接続し、これにより実質的な多層配線構
造を得ると共に主基板を通しての放熱性を向上し、かつ
構造の簡単化を図るようＫしたものである。
以下、本発明を図示の実施例により詳細に説明する。
第１図および第２図は本発明の半導体モジュールの全体
断面図およびその拡大図であり、主基板１は例えば比抵
抗の高い少量の酸化ぺＩＪ ＩＪウムを混合して高温高
圧でホットプレスした５ｉＣ（シリコンカーバイト）等
のように高熱伝導度を有する素材に【構成している。こ
の素材については本願出願人による特開昭５６−６６０
８６号、特開昭５７−２５９１号に詳細に記載されてい
る。この主基板１には厚さ方向のスルーホールを形成し
て内部に銀ペースト等の導体２を充填し、主基板上面（
主面）と下面の電気信号の入出力用に利用される。前記
主基板１の上面にはＳ ｉ Ｏｔを絶縁層とし、Ｃｕを
配線金属とする多層配線層３を形成しており、配線は微
細配線を主体とした信号用配線４，５と、半導体素子取
付用電極６と、これらを接続するコンタクトホール７と
から構成している。そして、この配線層３上には多数個
の半導体素子８を近接な接合法例えばバンブ等の電極材
９により前記電極６に接合している。この場合、必要が
あれば各半導体素子８の保護のためのキャップ１０を封
止材１１にて主基板１上に取着する。また、主基板１の
側面全周や一部には水冷パイプ１２等の冷却構造を付設
している。
断面図およびその拡大図であり、主基板１は例えば比抵
抗の高い少量の酸化ぺＩＪ ＩＪウムを混合して高温高
圧でホットプレスした５ｉＣ（シリコンカーバイト）等
のように高熱伝導度を有する素材に【構成している。こ
の素材については本願出願人による特開昭５６−６６０
８６号、特開昭５７−２５９１号に詳細に記載されてい
る。この主基板１には厚さ方向のスルーホールを形成し
て内部に銀ペースト等の導体２を充填し、主基板上面（
主面）と下面の電気信号の入出力用に利用される。前記
主基板１の上面にはＳ ｉ Ｏｔを絶縁層とし、Ｃｕを
配線金属とする多層配線層３を形成しており、配線は微
細配線を主体とした信号用配線４，５と、半導体素子取
付用電極６と、これらを接続するコンタクトホール７と
から構成している。そして、この配線層３上には多数個
の半導体素子８を近接な接合法例えばバンブ等の電極材
９により前記電極６に接合している。この場合、必要が
あれば各半導体素子８の保護のためのキャップ１０を封
止材１１にて主基板１上に取着する。また、主基板１の
側面全周や一部には水冷パイプ１２等の冷却構造を付設
している。
一方、前記主基板１０下面には前記導体２に導通する電
極１３を設け、入出力ピン１４を適切な接合金属１５に
て下方に向けて接合している。この入出力ピン１４は外
部装置に取り付けるための十分な長さを有しており、こ
の入出力ピン１４１Ｃは補助基板１６をスルーホール１
７を通して接合金属１８により接合している。
極１３を設け、入出力ピン１４を適切な接合金属１５に
て下方に向けて接合している。この入出力ピン１４は外
部装置に取り付けるための十分な長さを有しており、こ
の入出力ピン１４１Ｃは補助基板１６をスルーホール１
７を通して接合金属１８により接合している。
前記補助基板１６はケプラ（デュポン社、商品名）のよ
うな繊維入りのエポキシプリント板からなり、その内部
には粗い配線である電源ライン１９やグランドライン２
０を設け、これらの一部は前記スルーホール１７に接続
されることＫより前記各入出力ピン１４に接続している
。なお、この補助基板１６は誘電率が小さくて主基板１
との熱的。
うな繊維入りのエポキシプリント板からなり、その内部
には粗い配線である電源ライン１９やグランドライン２
０を設け、これらの一部は前記スルーホール１７に接続
されることＫより前記各入出力ピン１４に接続している
。なお、この補助基板１６は誘電率が小さくて主基板１
との熱的。
機械的整合性のよい材料であれば前述以外のものでもよ
い。
い。
以上の構成によれば、複数個の半導体素子８は、多層配
線層３により相互配線接続されると共に、入出力ピン１
４を介して補助基板１６４Ｃよっても相互に配線接続さ
れ、これにより複雑な回路構成の配線も可能になる。一
方、素子８から発生した熱は高熱伝導度を有する主基板
１を通して水冷パイプ１２に到り、ここで吸収される。
線層３により相互配線接続されると共に、入出力ピン１
４を介して補助基板１６４Ｃよっても相互に配線接続さ
れ、これにより複雑な回路構成の配線も可能になる。一
方、素子８から発生した熱は高熱伝導度を有する主基板
１を通して水冷パイプ１２に到り、ここで吸収される。
この際、主基板１上の多層配線層３は薄いため熱伝導度
に大きな支障はない。また、主基板１の上面は殆んど素
子取付用に使用できるため、素子間に設けるテスト電極
の配置等の設計自由度の向上を図ることができる。
に大きな支障はない。また、主基板１の上面は殆んど素
子取付用に使用できるため、素子間に設けるテスト電極
の配置等の設計自由度の向上を図ることができる。
ここで、第３図に示すように主基板１に設ける多層配線
層３Ａを主基板１の下面に設けてもよい。
層３Ａを主基板１の下面に設けてもよい。
この構成によれば、半導体素子８の熱は多層配線層３Ａ
を経ずに直接主基板１に伝達されかつ水冷パイプ１２に
よって吸収されるので、放熱効果な更に向上することが
できる。図中、２１はプリント配線、又第１図、第２図
と同−若しくは対応する部分には同一符号を付しである
。
を経ずに直接主基板１に伝達されかつ水冷パイプ１２に
よって吸収されるので、放熱効果な更に向上することが
できる。図中、２１はプリント配線、又第１図、第２図
と同−若しくは対応する部分には同一符号を付しである
。
以上のように本発明の半導体モジエールによれば、実装
した複数個の半導体素子の配線を主基板１の多層配線層
３と、補助基板１６の配線とで分けて行なっているため
、必要十分な配線構造を得ても多層配線層３の薄形化を
図ることができ、しかも多層配線層３や補助基板１６の
配線の簡単化を図ることができる。これＫより、多層配
線層３および主基板１の製造を容易なものとし、製造歩
留の向上を図ると共に低コスト化を達成できる。
した複数個の半導体素子の配線を主基板１の多層配線層
３と、補助基板１６の配線とで分けて行なっているため
、必要十分な配線構造を得ても多層配線層３の薄形化を
図ることができ、しかも多層配線層３や補助基板１６の
配線の簡単化を図ることができる。これＫより、多層配
線層３および主基板１の製造を容易なものとし、製造歩
留の向上を図ると共に低コスト化を達成できる。
また、多層配線層３の薄形化や主基板の下面側への配置
によって、半導体素子の放熱性の向上を図ることができ
、高集積モジー−ルにおける熱の問題が解消できる。更
に配線を多層配線層３と補助基板１６とで分けることに
より、夫々チェックした良品のみの組立てが可能となり
、モジュールの信頼性を向上すると共に、特に補助基板
１６を交換するだけで回路の変更を可能にしかつメンテ
ナンスを容易にするという効果も奏する。
によって、半導体素子の放熱性の向上を図ることができ
、高集積モジー−ルにおける熱の問題が解消できる。更
に配線を多層配線層３と補助基板１６とで分けることに
より、夫々チェックした良品のみの組立てが可能となり
、モジュールの信頼性を向上すると共に、特に補助基板
１６を交換するだけで回路の変更を可能にしかつメンテ
ナンスを容易にするという効果も奏する。
第１図は本発明の一実施例の全体断面図、第２図は第１
図の要部の拡大図、 第３図は変形例の要部の拡大断面図である。 １・・・主基板、３，３Ａ・・・多層配線層、８・・・
半導体素子、１０・・・キャップ、１２・・・水冷パイ
プ、１４・・・入出力ピン、１６・・・補助基板。 １９１
図の要部の拡大図、 第３図は変形例の要部の拡大断面図である。 １・・・主基板、３，３Ａ・・・多層配線層、８・・・
半導体素子、１０・・・キャップ、１２・・・水冷パイ
プ、１４・・・入出力ピン、１６・・・補助基板。 １９１
Claims (1)
- 【特許請求の範囲】 １、主基板の主面に複数個の半導体素子を取着する一方
、その反対面には複数本の入出力ビンを突設し、かつ前
記半導体素子相互間およびこれらと前記入出力ビンとを
接続する多層配線層を前記主基板と一体に有すると共に
、前記主基板とは別体に構成して前記入出力ビンに取着
でき、内部に配線を有する補助基板を備えることを特徴
とする半導体モジュール。 ２、主基板は外周側に冷却構造を有する特許請求の範囲
第１項記載の半導体モジー−ル。 ３、主基板は高熱伝導率を有する材料からなる特許請求
の範囲の範囲第１項又は第２項記載の半導体モジエール
。 ４、多層配線層を主基板の主面側に形成してなる特許請
求の範囲第１項ないし第３項のいずれかに記載の半導体
モジュールウ ５、多層配線層を主基板の反対面側に形成してなる特許
請求の範囲第１項ないし第３項のいずれかに記載の半導
体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20617682A JPS5998541A (ja) | 1982-11-26 | 1982-11-26 | 半導体モジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20617682A JPS5998541A (ja) | 1982-11-26 | 1982-11-26 | 半導体モジユ−ル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5998541A true JPS5998541A (ja) | 1984-06-06 |
Family
ID=16519065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20617682A Pending JPS5998541A (ja) | 1982-11-26 | 1982-11-26 | 半導体モジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809058A (en) * | 1985-12-16 | 1989-02-28 | Hitachi, Ltd. | Integrated circuit device |
| US5402004A (en) * | 1990-08-14 | 1995-03-28 | Texas Instruments Incorporated | Heat transfer module for ultra high density and silicon on silicon packaging applications |
-
1982
- 1982-11-26 JP JP20617682A patent/JPS5998541A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809058A (en) * | 1985-12-16 | 1989-02-28 | Hitachi, Ltd. | Integrated circuit device |
| US5402004A (en) * | 1990-08-14 | 1995-03-28 | Texas Instruments Incorporated | Heat transfer module for ultra high density and silicon on silicon packaging applications |
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