JPS59974A - 半導体受光装置の製造方法 - Google Patents
半導体受光装置の製造方法Info
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- JPS59974A JPS59974A JP57109600A JP10960082A JPS59974A JP S59974 A JPS59974 A JP S59974A JP 57109600 A JP57109600 A JP 57109600A JP 10960082 A JP10960082 A JP 10960082A JP S59974 A JPS59974 A JP S59974A
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Classifications
-
- H—ELECTRICITY
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
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- H01L31/103—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PN homojunction type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はゲルマニウム半導体受光装置、Ｉ￥ｉにアバ２
ンシフオトダイオードの製造方法に関する。
ンシフオトダイオードの製造方法に関する。
（ｂ） 従来技術と問題点
光フアイバ通信において波長１．３〔μｍ〕乃至１．６
〔μｍ〕の帯域が実用化されつりあシ、この帯域に適合
する半導体受光装置としてゲルマニウム（Ｇｅ）を半導
体材料とするアバ２ンシフオトダイオード（Ａｖａｌａ
ｎｃｈｅ ｐｈｏｔｏ ｐｌｏｄｅ以下ＡＰＤと略称す
る）が用いられている。
〔μｍ〕の帯域が実用化されつりあシ、この帯域に適合
する半導体受光装置としてゲルマニウム（Ｇｅ）を半導
体材料とするアバ２ンシフオトダイオード（Ａｖａｌａ
ｎｃｈｅ ｐｈｏｔｏ ｐｌｏｄｅ以下ＡＰＤと略称す
る）が用いられている。
ＡＰＤにおいては、ｐｎ両電極間に数１０（Ｖ）乃至１
００ （Ｖ）以上の高い逆バイアス電圧を印加して、半
導体内に１０１〔■ら〕以上の高電界領域を形成し、仁
の領域においてカだれ降伏を発生させて電流増倍を行っ
ている。更にＡＰＤにおいては、半導体内の受光領域の
周辺の耐電圧を受い０ Ｇｅｔ−ＡＰＤにおいて受光領域及びガードリングの形
成は、一般ＫＧ４基板に不純物を導入することによって
行なわれる。この不純物の導入には他の半導体装置と同
様に不純物の熱拡散又はイオン注入法によって注入され
九不純物を熱処理によって活性化する方法が行なわれる
。しかるＫこれらの方法によって受光領域及びガードリ
ングとする不純物を含む領域を選択的に形成した場合に
得られる耐電圧が、各半導体領域が意図する如くに正常
に形成された場合に理論的に予想される値よシ低く、ガ
ードリングの耐電圧が不足する場合がある０ この不純物導入後の耐電圧についての予想値と測定値と
の差は、当初のＱｅ基板の不純物濃度が高い場合には顕
著ではなく、基板の不純物が低くなるに伴って、測定値
は予想値にｔＸは平行して上昇する。しかるに基板の不
純物濃度が１×１０１６〔ｃＩｒＬ−３〕程度より低く
された場合には測定値の予想値との差は次第に拡大され
て遂には基板の不純物濃度を低下させても耐電圧が上昇
しなくなる。
００ （Ｖ）以上の高い逆バイアス電圧を印加して、半
導体内に１０１〔■ら〕以上の高電界領域を形成し、仁
の領域においてカだれ降伏を発生させて電流増倍を行っ
ている。更にＡＰＤにおいては、半導体内の受光領域の
周辺の耐電圧を受い０ Ｇｅｔ−ＡＰＤにおいて受光領域及びガードリングの形
成は、一般ＫＧ４基板に不純物を導入することによって
行なわれる。この不純物の導入には他の半導体装置と同
様に不純物の熱拡散又はイオン注入法によって注入され
九不純物を熱処理によって活性化する方法が行なわれる
。しかるＫこれらの方法によって受光領域及びガードリ
ングとする不純物を含む領域を選択的に形成した場合に
得られる耐電圧が、各半導体領域が意図する如くに正常
に形成された場合に理論的に予想される値よシ低く、ガ
ードリングの耐電圧が不足する場合がある０ この不純物導入後の耐電圧についての予想値と測定値と
の差は、当初のＱｅ基板の不純物濃度が高い場合には顕
著ではなく、基板の不純物が低くなるに伴って、測定値
は予想値にｔＸは平行して上昇する。しかるに基板の不
純物濃度が１×１０１６〔ｃＩｒＬ−３〕程度より低く
された場合には測定値の予想値との差は次第に拡大され
て遂には基板の不純物濃度を低下させても耐電圧が上昇
しなくなる。
従来のＧｅ−ＡＰＤの基板の不純物濃度は概ねＩ ＸＩ
Ｏ”［ｃｍ−’〕程度以上であって、この耐電圧につ
いての測定値と予想値との差は特に問題とされなかった
。しかるに、逆バイアス電圧１００（Ｖ）程度以上のＧ
ｅ−ＡＰＤを実現する目的で基板の不純物濃度を例えば
ｌＸ１０１５［α−８〕とした場合に、この耐電圧低下
が顕著に現われて、ガードリン効果を達成するととがで
きない事態がしばしば現われる。
Ｏ”［ｃｍ−’〕程度以上であって、この耐電圧につ
いての測定値と予想値との差は特に問題とされなかった
。しかるに、逆バイアス電圧１００（Ｖ）程度以上のＧ
ｅ−ＡＰＤを実現する目的で基板の不純物濃度を例えば
ｌＸ１０１５［α−８〕とした場合に、この耐電圧低下
が顕著に現われて、ガードリン効果を達成するととがで
きない事態がしばしば現われる。
この様に耐電圧が低下しているガードリングについて、
降伏が行なわれている位置は、ガードリング外周部の半
導体表面近傍に集中している。この降伏発生位置から不
純物導入領域形成段階において、特に加熱処理によって
、Ｑｅ基板の表面部分、特に不純物導入領域の界面近傍
において再結合中心等の欠陥が多数発生しているものと
考えられる。
降伏が行なわれている位置は、ガードリング外周部の半
導体表面近傍に集中している。この降伏発生位置から不
純物導入領域形成段階において、特に加熱処理によって
、Ｑｅ基板の表面部分、特に不純物導入領域の界面近傍
において再結合中心等の欠陥が多数発生しているものと
考えられる。
本発明者等は先にＧｅ半導体装置特に受光装置に関して
、Ｇｏ基板に不純物を導入した後に基板表面をエツチン
グすることを特徴とする製造方法を特願昭５５−０５０
８２５号によって提案した。
、Ｇｏ基板に不純物を導入した後に基板表面をエツチン
グすることを特徴とする製造方法を特願昭５５−０５０
８２５号によって提案した。
前記提案は暗電流の低減を目的とし、そのエツチング量
として、前記目的のためには０．１乃至１．０〔μｎＬ
〕程度、多くＦ！、０．２乃至０．３〔μｍ）ｔ１度で
充分である。
として、前記目的のためには０．１乃至１．０〔μｎＬ
〕程度、多くＦ！、０．２乃至０．３〔μｍ）ｔ１度で
充分である。
効果が現われず、新たな処置が必要とされる。
（ｃ） 発明の目的
本発明け、ゲルマニウム半導体受光装置、特にことを目
的とする。
的とする。
（ｄ） 発明の構成
本発明の前記目的は、第１導゛亀型の半導体基体に選択
的に不純物を導入して、無終端の帯状に第１の第２導亀
型領域を形成する工程と、前記半導体基体表面よシ前記
第１の第２導電型領域の深さの少くとも３分の１までを
、少くとも前記第１の第２導電型領域の外側界面近傍に
おいて除去する工程と。
的に不純物を導入して、無終端の帯状に第１の第２導亀
型領域を形成する工程と、前記半導体基体表面よシ前記
第１の第２導電型領域の深さの少くとも３分の１までを
、少くとも前記第１の第２導電型領域の外側界面近傍に
おいて除去する工程と。
前記第１の第２導電型領域に囲まれた半導体基体表面近
傍に第２の第２導電型領域を形成する工程とを有する製
造方法によって達成される◇本発明の特徴とする半導体
基板のエツチング深さを本発明者の測定結果の例を参照
して説明する。
傍に第２の第２導電型領域を形成する工程とを有する製
造方法によって達成される◇本発明の特徴とする半導体
基板のエツチング深さを本発明者の測定結果の例を参照
して説明する。
第１図はエツチング深さとガードリンクの耐電圧との相
関の例を示す図表である。本測定に用いた試料は、Ｑｅ
基板としてｎ型の不純物濃度ｌ×１０” （ｃｍ−３）
Ｏ基板ｔｒ用い、ｐｍ導１［性を与ｊや不純物ベリリ
ウム（Ｂｅ）を１００ （ｋｅｙ）においてドーズ量Ｉ
Ｘ １０ ” （ｃｍ−２）及びｌＸｌ０Ｉ”（ｃｍ
−２３に注入し１次いで二酸化シリコン（ＳｔＯ，）に
より保藤膜を２設けて温度約５５０Ｃ℃）、時間約５時
間の加熱処理を行なって不純物を活性化せしめたもので
ある。これらの試料のｐｎ接合の位置°すなわち不純物
Ｂｅが含まれる領域の深さはドーズ量ｘＸｌＯ”（ｃｍ
−”）の試料については基板表面よシ深さ約９．４〔ρ
ｍ〕ドーズ量ｌ×１ｏ１ｓ〔ｃｒＩＬ′″２〕ノ試料に
ついては深さ約１０．２［μｍ〕の位置にある。これら
の位置を第１図の横軸に矢印をもって示す。
関の例を示す図表である。本測定に用いた試料は、Ｑｅ
基板としてｎ型の不純物濃度ｌ×１０” （ｃｍ−３）
Ｏ基板ｔｒ用い、ｐｍ導１［性を与ｊや不純物ベリリ
ウム（Ｂｅ）を１００ （ｋｅｙ）においてドーズ量Ｉ
Ｘ １０ ” （ｃｍ−２）及びｌＸｌ０Ｉ”（ｃｍ
−２３に注入し１次いで二酸化シリコン（ＳｔＯ，）に
より保藤膜を２設けて温度約５５０Ｃ℃）、時間約５時
間の加熱処理を行なって不純物を活性化せしめたもので
ある。これらの試料のｐｎ接合の位置°すなわち不純物
Ｂｅが含まれる領域の深さはドーズ量ｘＸｌＯ”（ｃｍ
−”）の試料については基板表面よシ深さ約９．４〔ρ
ｍ〕ドーズ量ｌ×１ｏ１ｓ〔ｃｒＩＬ′″２〕ノ試料に
ついては深さ約１０．２［μｍ〕の位置にある。これら
の位置を第１図の横軸に矢印をもって示す。
以上説明した試料について例えば燐酸（）ＩｓＰＯ４）
と過酸化水素水（Ｈｓ偽）との混合Ｉ！！！液釧いる液
相エツチングを施して、エツチング除去深さが０．５〔
μｍ〕乃至ｌ〔μｍ〕間隔の試料を形成し、これらの試
料について耐電圧を測定し、ドーズｊｉ１刈０！４［ｃ
ｌｌｌ−”）の試料について実線Ａ、 ト−Ｘ＠Ｉ
ＸＩＯ”（ｍ−”）の試料について破１１１１１Ｂで示
す結果を得た。
と過酸化水素水（Ｈｓ偽）との混合Ｉ！！！液釧いる液
相エツチングを施して、エツチング除去深さが０．５〔
μｍ〕乃至ｌ〔μｍ〕間隔の試料を形成し、これらの試
料について耐電圧を測定し、ドーズｊｉ１刈０！４［ｃ
ｌｌｌ−”）の試料について実線Ａ、 ト−Ｘ＠Ｉ
ＸＩＯ”（ｍ−”）の試料について破１１１１１Ｂで示
す結果を得た。
これらの結果によればエツチング除去深さが接合深さの
１／３以上に達したときに耐電圧の向上が明確となり、
ｌ／２程朋において最高の耐電圧が得られて、史に深く
なれば耐電圧が急激に低下してガードリング効果が失な
われることが知られる。
１／３以上に達したときに耐電圧の向上が明確となり、
ｌ／２程朋において最高の耐電圧が得られて、史に深く
なれば耐電圧が急激に低下してガードリング効果が失な
われることが知られる。
本測定で得られた最高の耐電圧は、正常に形成された場
合に理論的に予想される値にほぼ−８一致する。
合に理論的に予想される値にほぼ−８一致する。
（ｅ） 発明の実施例
以下本発明の実施例を図面を径照して具体的に説明する
。
。
第２図（ａ）乃至（ｆ）は本発明の実施例の主要工程に
おける状態を示す断面図である。
おける状態を示す断面図である。
第２図（ａ）０参照
ル型の不純物１１［が１ ｘ ｌＯ” （ｃｍ−” 〕
８度のＧｅ形成し１通常のフォトリソグラフィ法を適用
して。
８度のＧｅ形成し１通常のフォトリソグラフィ法を適用
して。
カードリングを配設する位置に無終端の帯状の開口を設
ける。このＳｊＯ＊膜２をマスクとして、Ｇｅ基板ｌ内
にベリリウム（Ｂｅ）を１ｏｏ（Ｋｅｙ）においてドー
ズ量Ｉ Ｘ １０” （ｃＩｒＬ−２）程度にイオン注
入を行なう。３はＢｅが注入された領域を示す。
ける。このＳｊＯ＊膜２をマスクとして、Ｇｅ基板ｌ内
にベリリウム（Ｂｅ）を１ｏｏ（Ｋｅｙ）においてドー
ズ量Ｉ Ｘ １０” （ｃＩｒＬ−２）程度にイオン注
入を行なう。３はＢｅが注入された領域を示す。
第２図（ｂ）参照
３ｉ０１膜２を除去し、改めて全面に５ｔＯｔ膜４をＣ
ＶＤ法によって設けて、温度５５０°Ｃ１時間５時間乃
至１０時間の加熱処理を行なうことによって。
ＶＤ法によって設けて、温度５５０°Ｃ１時間５時間乃
至１０時間の加熱処理を行なうことによって。
ガードリング５とするＢｅを含むｐ層領域が形成される
。このガードリンク５の不純物濃度は注入面において１
０１＠（α３〕程度１周辺において１０１＠〔α３〕程
度となる勾配を有し、またガードリンク５の断面の底面
はほぼ円形となってその最深の位置は先に説明した如く
９乃至１０〔μｍ〕程度に達している。
。このガードリンク５の不純物濃度は注入面において１
０１＠（α３〕程度１周辺において１０１＠〔α３〕程
度となる勾配を有し、またガードリンク５の断面の底面
はほぼ円形となってその最深の位置は先に説明した如く
９乃至１０〔μｍ〕程度に達している。
第２図（Ｃ）参照
Ｓ１０．膜４を除去し１本発明の特徴とするエツチング
を行なう。エツチング方法としては化学エツチング、ｇ
解エツチング或いはプラズマエツチング等を適用するこ
とができる。本実施例については燐酸（Ｈｓ ＰＯａ
）と過酸化水素水（Ｈｓ Ｏｔ ）との混合溶液による
化学エツチングを実施し、このエツチングによってＧｅ
基板ｌのガードリンク５形成面の全面について、探さ約
４．０〔μｍａｔで除去している。
を行なう。エツチング方法としては化学エツチング、ｇ
解エツチング或いはプラズマエツチング等を適用するこ
とができる。本実施例については燐酸（Ｈｓ ＰＯａ
）と過酸化水素水（Ｈｓ Ｏｔ ）との混合溶液による
化学エツチングを実施し、このエツチングによってＧｅ
基板ｌのガードリンク５形成面の全面について、探さ約
４．０〔μｍａｔで除去している。
このエツチング深さは先に測定例によって説明した如く
ガードリング５のため釦形成された不純物を含む領域の
深さの１／３程度以上とすることによって効果が明らか
となるが１本実施例の如く。
ガードリング５のため釦形成された不純物を含む領域の
深さの１／３程度以上とすることによって効果が明らか
となるが１本実施例の如く。
不純物を含む領域の深さの１／２程度とするときに最亮
値が得られる。
値が得られる。
第２図（ｄ）参照
受光領域のｐ十領域６を形成するために、 ＳＩＯ。
膜７をマスクとして例えば硼素ＣＢ）を４０［ＫｅＶ）
において、ｉ Ｘ １０１３Ｃａｎ−” 〕程度注入し
、改めて全面ＫＳ１０ｔＪ１４を設けて例えば温度５５
０℃１時間０５時間程度の加熱処理を行なって活柾化す
る。
において、ｉ Ｘ １０１３Ｃａｎ−” 〕程度注入し
、改めて全面ＫＳ１０ｔＪ１４を設けて例えば温度５５
０℃１時間０５時間程度の加熱処理を行なって活柾化す
る。
この結果不純物濃度２ Ｘ １０” （ｃｍ−’）程度
のｐ＋領域６が形成される。
のｐ＋領域６が形成される。
第２図（ｅ）参照
再びＧ、ｅ基板ｌの表面にエツチング処理を行なう。こ
のエツチング処理は暗電流の減少を目的とするものであ
シ、そのエツチング深さは０．２乃至０．３〔μｍ〕程
度とする０ なお、ｐ＋領域活性化のための加熱処理は前述の如く短
時間であるために、この工程においてガードリングの耐
電圧については問題を生じない。
のエツチング処理は暗電流の減少を目的とするものであ
シ、そのエツチング深さは０．２乃至０．３〔μｍ〕程
度とする０ なお、ｐ＋領域活性化のための加熱処理は前述の如く短
時間であるために、この工程においてガードリングの耐
電圧については問題を生じない。
第２図（ｆ）参照
ｓｉｏ、による保護膜８及びアルミニウム（ＡＡ’）を
用いてｐ側電極９を従来技術によって形成する。
用いてｐ側電極９を従来技術によって形成する。
以上説明した５Ｊ！施例の工程順序を下記の如く変更す
ることも可能である・ すなわち、第２図（ｂ）に示したガードリング５とする
ｐ領域を加熱処理によ′つて形成後、第２図（Ｃ）に示
したエツチング除去を行なうことなく、第２図（ｄ）に
相当するｐ十領域６を形成し、次いで第２図（ｅ）に相
当する暗電流低減のためのエツチングを行なう。しかる
、後にｐ十領域６を保護するマスクを設けて、ガードリ
ンク５及びこれを包囲するＧｅ基板ｌについて、第２図
（Ｃ）に相当する本発明の特徴とするエツチング除去を
行なう。
ることも可能である・ すなわち、第２図（ｂ）に示したガードリング５とする
ｐ領域を加熱処理によ′つて形成後、第２図（Ｃ）に示
したエツチング除去を行なうことなく、第２図（ｄ）に
相当するｐ十領域６を形成し、次いで第２図（ｅ）に相
当する暗電流低減のためのエツチングを行なう。しかる
、後にｐ十領域６を保護するマスクを設けて、ガードリ
ンク５及びこれを包囲するＧｅ基板ｌについて、第２図
（Ｃ）に相当する本発明の特徴とするエツチング除去を
行なう。
本製造方法によっても前記実施例と同様にガードリフタ
５の耐電圧が意図する予想値に相当するＧｅ−ＡＰＤを
得ることができる。
５の耐電圧が意図する予想値に相当するＧｅ−ＡＰＤを
得ることができる。
本発明の製造方法によるガードリングの耐電圧低下防止
の要因は、Ｇｅ基板１表面部分における牛導体材料の欠
陥が多い部分を除去することのみ曲率の小さいなめらか
な形状に整形されることも寄与すると判断される。
の要因は、Ｇｅ基板１表面部分における牛導体材料の欠
陥が多い部分を除去することのみ曲率の小さいなめらか
な形状に整形されることも寄与すると判断される。
（ｆ） 発明の効果
本発明によれば１以上説明した如（Ｇｅ−ＡＰＤのガー
ドリングの耐電圧を意図する如くに実現することができ
て、高い逆バイアス電圧を印加することが可能とな９例
えば波長１．５５（μｍ〕帯域において優れた量子効率
を有する半導体受光装置を提供することができる。
ドリングの耐電圧を意図する如くに実現することができ
て、高い逆バイアス電圧を印加することが可能とな９例
えば波長１．５５（μｍ〕帯域において優れた量子効率
を有する半導体受光装置を提供することができる。
第１図は本発明の基礎となったデータの例を示す図表、
Ｍ２図（ａ）乃至（ｆ）は本発明の実施例を示す断面図
である。 断面図である。 図において、１はＱｅ基板、５はガードリング。 ６はｐ十領域、８は保護膜、９はｐ側電極を示す。 ３５ 竿２ 図 う
Ｍ２図（ａ）乃至（ｆ）は本発明の実施例を示す断面図
である。 断面図である。 図において、１はＱｅ基板、５はガードリング。 ６はｐ十領域、８は保護膜、９はｐ側電極を示す。 ３５ 竿２ 図 う
Claims (1)
- 【特許請求の範囲】 Ｉニ 第１導電型の半導体基体り選択的に不純物を導入して、
無終端の帯状に第１の第２導電型領域を形成する工程と
、前記半導体基体表面よシ前記第１の第２導電型領域の
深さの少くとも３分ν１ｔでを、少くとも前記第１の第
２導電型領域の外側界面近傍において除去する工程と、
前記第１の第２導電型領域に囲まれた半導体基体表面近
傍に第２の第２導電型領域を形成する工程とを有するこ
とを特徴とする半導体受光装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109600A JPS59974A (ja) | 1982-06-25 | 1982-06-25 | 半導体受光装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109600A JPS59974A (ja) | 1982-06-25 | 1982-06-25 | 半導体受光装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59974A true JPS59974A (ja) | 1984-01-06 |
Family
ID=14514382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109600A Pending JPS59974A (ja) | 1982-06-25 | 1982-06-25 | 半導体受光装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4620934A (en) * | 1984-04-26 | 1986-11-04 | Allied Corporation | Soluble fluorinated cycloalkane sulfonate surfactant additives for NH4 |
-
1982
- 1982-06-25 JP JP57109600A patent/JPS59974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4620934A (en) * | 1984-04-26 | 1986-11-04 | Allied Corporation | Soluble fluorinated cycloalkane sulfonate surfactant additives for NH4 |
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