JPS5997267A - イメ−ジセンサ - Google Patents
イメ−ジセンサInfo
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- JPS5997267A JPS5997267A JP57205949A JP20594982A JPS5997267A JP S5997267 A JPS5997267 A JP S5997267A JP 57205949 A JP57205949 A JP 57205949A JP 20594982 A JP20594982 A JP 20594982A JP S5997267 A JPS5997267 A JP S5997267A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/024—Details of scanning heads ; Means for illuminating the original
- H04N1/028—Details of scanning heads ; Means for illuminating the original for picture information pick-up
- H04N1/03—Details of scanning heads ; Means for illuminating the original for picture information pick-up with photodetectors arranged in a substantially linear array
- H04N1/031—Details of scanning heads ; Means for illuminating the original for picture information pick-up with photodetectors arranged in a substantially linear array the photodetectors having a one-to-one and optically positive correspondence with the scanned picture elements, e.g. linear contact sensors
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Heads (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、リニア・イメージセンサに関し、より詳細に
はファクシミリ送信部等の原稿読取り装置に適用し得る
リニア・イメージセンサに関するものである。
はファクシミリ送信部等の原稿読取り装置に適用し得る
リニア・イメージセンサに関するものである。
従来技術
従来、フォトダイオードにＭＯＳシフトレジスタ又はＣ
ＣＤシフトレジスタを組合せたリニア・イメージセンサ
を、ファクシミリ送信部等の原稿読取り装置に用いるこ
とは公知である。ががる原稿読取り装置においては、広
幅の原稿、例えばＡ３サイズの原稿をも高解像度で読取
ることが望まれるが、そのためにはその広幅の原稿の読
取り幅に対応するビット数（受光素子数）を持つイメー
ジセンサチップが必要となる。例えば読取り幅がＡ３サ
イズの短辺２９７龍であるとすると、解像度１６ドツト
／龍を実現するには、４７５２ビツトのイメージセンサ
・チップが必要となる。しがし、現在入手可能なＭＯＳ
又はｃｃＤ＋Ｊニアイメージセンサ・チップは、受光素
子数が４０９６ビツトのものが最大である。
ＣＤシフトレジスタを組合せたリニア・イメージセンサ
を、ファクシミリ送信部等の原稿読取り装置に用いるこ
とは公知である。ががる原稿読取り装置においては、広
幅の原稿、例えばＡ３サイズの原稿をも高解像度で読取
ることが望まれるが、そのためにはその広幅の原稿の読
取り幅に対応するビット数（受光素子数）を持つイメー
ジセンサチップが必要となる。例えば読取り幅がＡ３サ
イズの短辺２９７龍であるとすると、解像度１６ドツト
／龍を実現するには、４７５２ビツトのイメージセンサ
・チップが必要となる。しがし、現在入手可能なＭＯＳ
又はｃｃＤ＋Ｊニアイメージセンサ・チップは、受光素
子数が４０９６ビツトのものが最大である。
そこで従来は、例えば第１０図に示すように、読取り幅
２９７ｆ１ｍのＡ３原稿１をレンズ２，３．４を使って
３つの領域に分け、２０４８ビット或いは１５８４ビツ
トの３つのイメージセンサ５，６゜７に縮小投影してい
る。しかしてこの構成は、原稿縮小レンズをイメージセ
ンサの数だけ用いなければならず、装置の複雑化及び大
型化は避けられない。また個々のイメージセンサ及び光
学系のセツテイングには非常に微妙な調整が必要であり
、さらに長期使用後に上記のセツティングがずれて読取
りにエラーを発生する場合がある。更にまた、レンズ系
を移動させて光学的に像の倍率を変える構成を採る場合
、レンズ系が複数個あるためにそれらの誤差に起因して
読取り部分の正確な接続ができなくなる可能性がある。
２９７ｆ１ｍのＡ３原稿１をレンズ２，３．４を使って
３つの領域に分け、２０４８ビット或いは１５８４ビツ
トの３つのイメージセンサ５，６゜７に縮小投影してい
る。しかしてこの構成は、原稿縮小レンズをイメージセ
ンサの数だけ用いなければならず、装置の複雑化及び大
型化は避けられない。また個々のイメージセンサ及び光
学系のセツテイングには非常に微妙な調整が必要であり
、さらに長期使用後に上記のセツティングがずれて読取
りにエラーを発生する場合がある。更にまた、レンズ系
を移動させて光学的に像の倍率を変える構成を採る場合
、レンズ系が複数個あるためにそれらの誤差に起因して
読取り部分の正確な接続ができなくなる可能性がある。
またそれぞれのセンサで読取った像の倍率に差がでるこ
ともある。
ともある。
目的
本発明は、複数個の受光素子アレイチップを一直線状に
配設し、等価的にビット数の多い単一のイメージセンサ
を構成することにある。
配設し、等価的にビット数の多い単一のイメージセンサ
を構成することにある。
構 成
本発明の構成について、以下、１実施例に基づいて説明
する。
する。
第１図は本発明のリニア・イメージセンサの一例を示す
。８はセラミック基板であり、該基板上に複数個（本例
では２個）の受光素子アレイチップ１１．１２を、それ
らの受光素子（本実施例ではフォトダイオード）が−直
線状に並ぶように配設しである。更にこの基板８上には
、各受光素子アレイチップの両側にそれぞれ１個の受光
素子アレイチップ走査用のＩＣチップ２１．２２．３１
．３２を配設しである。９は外部接続用のピンを示す。
。８はセラミック基板であり、該基板上に複数個（本例
では２個）の受光素子アレイチップ１１．１２を、それ
らの受光素子（本実施例ではフォトダイオード）が−直
線状に並ぶように配設しである。更にこの基板８上には
、各受光素子アレイチップの両側にそれぞれ１個の受光
素子アレイチップ走査用のＩＣチップ２１．２２．３１
．３２を配設しである。９は外部接続用のピンを示す。
第２図において、受光素子アレイチップ１１及び１２の
各受光素子１６の配列ピッチａは例えば１０〜２０μｍ
であり、各受光素子１６がチャンネルストッパ１４によ
り互いに分離される間隔は数μｍである。このように受
光素子間の間隔が数μ常という非常に小さな値であるこ
とは、２つのチップ１１及び１２をそのような間隔をも
って接続することは実際」二手可能であることを意味す
る。
各受光素子１６の配列ピッチａは例えば１０〜２０μｍ
であり、各受光素子１６がチャンネルストッパ１４によ
り互いに分離される間隔は数μｍである。このように受
光素子間の間隔が数μ常という非常に小さな値であるこ
とは、２つのチップ１１及び１２をそのような間隔をも
って接続することは実際」二手可能であることを意味す
る。
そこで本発明では、２つの受光素子アレイチップ１１．
１２間の接続部１０は、その間隔ｄが、チップ１１．１
２に使われている受光素子の配列ピッチａの１倍又は２
倍の距離になるようにする。
１２間の接続部１０は、その間隔ｄが、チップ１１．１
２に使われている受光素子の配列ピッチａの１倍又は２
倍の距離になるようにする。
この程度の距離であればチップの位置決めは比較的容易
である。
である。
しかしこのようにして等価的に単一のイメージセンサと
しただけでは、例えば原稿読取り光を受光せしめたとき
、受光素子アレイチップ１１．１２間の接続部１０に受
光素子が存在しないから、この部分で光信号は失なわれ
てしまう。そこで、例えば第２図に示すように、両チッ
プ両端間の接続部１０の間隔ｄが受光素子配列の２ピッ
チ分になるように２つの受光素子アレイチップを接続し
たイメージセンサの場合には、次のようにして接続部２
ピッチ分のデータを補充する。即ち接続されるチップ１
１の最終端の受光素子をｍビット目、そして単なる空間
からなる仮想の２つの受光素子を（ｍ＋１）ビット目及
び（ｍ＋２）ビット目とし、接続しようとするチップ１
２の最先端の受光素子を（ｍ＋３）ビット目とすれば、
接続部１゜に在る（ｍ＋１）ビット目の出力はその直前
のｍビット目の出力と等しく、そして（ｍ＋２）ビット
目の出力はその直後の（ｍ＋３）ビット目の出力と等し
くするような操作を行ない、接続部１゜の２ビット分の
データを補充する。
しただけでは、例えば原稿読取り光を受光せしめたとき
、受光素子アレイチップ１１．１２間の接続部１０に受
光素子が存在しないから、この部分で光信号は失なわれ
てしまう。そこで、例えば第２図に示すように、両チッ
プ両端間の接続部１０の間隔ｄが受光素子配列の２ピッ
チ分になるように２つの受光素子アレイチップを接続し
たイメージセンサの場合には、次のようにして接続部２
ピッチ分のデータを補充する。即ち接続されるチップ１
１の最終端の受光素子をｍビット目、そして単なる空間
からなる仮想の２つの受光素子を（ｍ＋１）ビット目及
び（ｍ＋２）ビット目とし、接続しようとするチップ１
２の最先端の受光素子を（ｍ＋３）ビット目とすれば、
接続部１゜に在る（ｍ＋１）ビット目の出力はその直前
のｍビット目の出力と等しく、そして（ｍ＋２）ビット
目の出力はその直後の（ｍ＋３）ビット目の出力と等し
くするような操作を行ない、接続部１゜の２ビット分の
データを補充する。
このように、複数の受光素子アレイチップを接続してそ
の接続部のデータ補充をすることとすれば、極めて簡単
に、等価的にビット数の多い単一のイメージセンサを得
ることができる。例えば、２０４８ビツトのフォトダイ
オードアレイチップを２個接続して４０９６ビツトのイ
メージセンサを得たり、１５８４ビツトのフォトダイオ
ードアレイチップを３個接続して４７５２ビツトのイメ
□−ジセンサを得ることができる。
の接続部のデータ補充をすることとすれば、極めて簡単
に、等価的にビット数の多い単一のイメージセンサを得
ることができる。例えば、２０４８ビツトのフォトダイ
オードアレイチップを２個接続して４０９６ビツトのイ
メージセンサを得たり、１５８４ビツトのフォトダイオ
ードアレイチップを３個接続して４７５２ビツトのイメ
□−ジセンサを得ることができる。
第３図は第１図のイメージセンサのブロック図を示す。
１５．１６はチップ１１．１２の受光素子アレイを示し
、それぞれｍビットの受光素子がら成る。２５．２６は
（ｍ＋２）ビットのアナログ・トランスボート・シフｌ
トレジスタであり、受光素子アレイ１５．１６の両側に
在りフォトトランスファーゲー）２３．２４及び３３．
３４によって受光素子から分離されている。４ｏは２素
子のアナログ出力シフトレジスタであり、トランスボー
トシフトレジスタ２５．２６の終段に接続されている。
、それぞれｍビットの受光素子がら成る。２５．２６は
（ｍ＋２）ビットのアナログ・トランスボート・シフｌ
トレジスタであり、受光素子アレイ１５．１６の両側に
在りフォトトランスファーゲー）２３．２４及び３３．
３４によって受光素子から分離されている。４ｏは２素
子のアナログ出力シフトレジスタであり、トランスボー
トシフトレジスタ２５．２６の終段に接続されている。
中央の受光素子に光が入射すると、その光の強度に応じ
た信号電荷が素子の中に蓄積される。次に蓄えられた信
号電荷は読み出しクロックパルスによって、フォトトラ
ンスフアゲ−） ２３．２４゜３３．３４を通してアナ
ログシフトレジスタ２５゜３５に転送される。このとき
、奇数番目の伝送線上の信号電荷は例えばアナログシフ
トレジスタ２５へ、偶数番目はアナログシフトレジスタ
３５へ転送される。さらに信号電荷は順次出力アナログ
シフトレジスタ４０へ転送され、奇数・偶数番目の信号
が順次交互に出力され、１ライン分の読取り信号が出力
される。ここで、出力アナログシフトレジスタ４０は、
アナログシフトレジスタと出力ゲートから構成され、２
組のアナログシフトレジスタ２’５．３５の信号を受け
とり、各フオ土ダイオードに蓄積された電荷を逐次配列
する働きをもっている。要するに、トランスファゲート
、トランスボート及び出力レジスタのクロックは、各受
光素子からの電荷を逐次時間に従ってプリアンプ４１に
伝達し、このプリアンプはその信号をビデオ信号に直し
て出力負荷抵抗に与える。
た信号電荷が素子の中に蓄積される。次に蓄えられた信
号電荷は読み出しクロックパルスによって、フォトトラ
ンスフアゲ−） ２３．２４゜３３．３４を通してアナ
ログシフトレジスタ２５゜３５に転送される。このとき
、奇数番目の伝送線上の信号電荷は例えばアナログシフ
トレジスタ２５へ、偶数番目はアナログシフトレジスタ
３５へ転送される。さらに信号電荷は順次出力アナログ
シフトレジスタ４０へ転送され、奇数・偶数番目の信号
が順次交互に出力され、１ライン分の読取り信号が出力
される。ここで、出力アナログシフトレジスタ４０は、
アナログシフトレジスタと出力ゲートから構成され、２
組のアナログシフトレジスタ２’５．３５の信号を受け
とり、各フオ土ダイオードに蓄積された電荷を逐次配列
する働きをもっている。要するに、トランスファゲート
、トランスボート及び出力レジスタのクロックは、各受
光素子からの電荷を逐次時間に従ってプリアンプ４１に
伝達し、このプリアンプはその信号をビデオ信号に直し
て出力負荷抵抗に与える。
第４図に出力アナログシフトレジスタ４０の出力信号の
配列を示す。第４図（ａ）は、（ｍ＋２）ビット目と（
ｍ＋３）ビット目が時系列で見て逆転されていること、
及び斜線を施した（ｍ＋１）ビット目及び（ｍ＋２）ビ
ット目の部分＆よ、実際（二は受光素子のない接続部１
０の部分からのものであるから、データは空となるべき
であることを示す。（ｍ＋２）ビット目と（ｍ＋３）ビ
ット目の時系列でみた位置の逆転は、例えばトランスフ
ァ／７’−）ト７ナログシフトレジスタとの間の配線を
（ｍ＋２）ビット目と（ｍ＋６）ビット目で入れ換える
ことにより達成することができる。第４図（ｂ）は第１
図（齢（二示す（ｍ＋１）ビット目と（ｍ＋２）ビット
目のデータについては、既に述べたように、（ｍ ＋
１ ）ビットはｍビットと、（ｍ＋２）ビットは（ｍ＋
３）ビットと同一にすることを表わしている。このよう
なデータの補完を行なう：二は、例えば次のような操作
を行なえばよし）。
配列を示す。第４図（ａ）は、（ｍ＋２）ビット目と（
ｍ＋３）ビット目が時系列で見て逆転されていること、
及び斜線を施した（ｍ＋１）ビット目及び（ｍ＋２）ビ
ット目の部分＆よ、実際（二は受光素子のない接続部１
０の部分からのものであるから、データは空となるべき
であることを示す。（ｍ＋２）ビット目と（ｍ＋３）ビ
ット目の時系列でみた位置の逆転は、例えばトランスフ
ァ／７’−）ト７ナログシフトレジスタとの間の配線を
（ｍ＋２）ビット目と（ｍ＋６）ビット目で入れ換える
ことにより達成することができる。第４図（ｂ）は第１
図（齢（二示す（ｍ＋１）ビット目と（ｍ＋２）ビット
目のデータについては、既に述べたように、（ｍ ＋
１ ）ビットはｍビットと、（ｍ＋２）ビットは（ｍ＋
３）ビットと同一にすることを表わしている。このよう
なデータの補完を行なう：二は、例えば次のような操作
を行なえばよし）。
第５図は上記の操作を行なう場合のタイミンク。
チャートである。説明を簡単にするため、２０４８ビツ
トのイメージセンサチップを２個接続した場合を考える
。２０４９ビツト目と２０５０ピント目は両チップの接
続部１０に相当するが、出力アナログシフトレジスタ４
０の出力信号で見る場合には、２０５０ビツト目のデー
タ位置は２０５１ビツト目の次になる。従って２０４９
．２［：１５０ビツト目のデータイ立置に２０４８．２
’０５１ビツト目のデータを入れるため（＝は、第５図
にφ４で示すように、出力信号のデータ配列でみて２０
４９ビツト目及び２０５０ビツト目のデータ位置でのパ
ルスを消失せしめたクロックφ４を出力アナログレジス
タ４０に入力すればよい。
トのイメージセンサチップを２個接続した場合を考える
。２０４９ビツト目と２０５０ピント目は両チップの接
続部１０に相当するが、出力アナログシフトレジスタ４
０の出力信号で見る場合には、２０５０ビツト目のデー
タ位置は２０５１ビツト目の次になる。従って２０４９
．２［：１５０ビツト目のデータイ立置に２０４８．２
’０５１ビツト目のデータを入れるため（＝は、第５図
にφ４で示すように、出力信号のデータ配列でみて２０
４９ビツト目及び２０５０ビツト目のデータ位置でのパ
ルスを消失せしめたクロックφ４を出力アナログレジス
タ４０に入力すればよい。
第６図をマクロツクφ４を作るクロック発生回路の具体
例である。カウンタ４２は、φ１のクロックパルスをカ
ウントし、２０４８番目のパルスの後縁で立ち下り２０
４９番目のパルスの後縁で立ち」−る信号（クロックφ
２）を出力する。一方、第２のカウンタ４３は、φ１の
クロックパルスをカウントし、２０５０番目（２０５１
ビツト目のデータ位置に相当する）のパルスの後縁で立
ち下り２０５１番目（２０５０ビツト目のデータ位置に
相当する）のパルスの後縁で立ち上る信号（クロックφ
３）を出力する。両信号φ２．φ乙はＯＲゲート４４を
通してＡＮＤゲート４５の一方の入力端子に入力される
。ＡＮＤゲート４５の他方の入力端子にはクロックφ１
が人力されており、従ってＡＮＤゲート４５の出力端子
には希望する第５図に示すようなφ４のクロックが得ら
れる。以上のようにして２０４９ビツト目の出力は２０
４８ビツト目と同一、２０５０ビツト目の出力は２０５
１ビツト目の出力と同一の値が得られ、接続部２ビツト
のデータの補完ができる。
例である。カウンタ４２は、φ１のクロックパルスをカ
ウントし、２０４８番目のパルスの後縁で立ち下り２０
４９番目のパルスの後縁で立ち」−る信号（クロックφ
２）を出力する。一方、第２のカウンタ４３は、φ１の
クロックパルスをカウントし、２０５０番目（２０５１
ビツト目のデータ位置に相当する）のパルスの後縁で立
ち下り２０５１番目（２０５０ビツト目のデータ位置に
相当する）のパルスの後縁で立ち上る信号（クロックφ
３）を出力する。両信号φ２．φ乙はＯＲゲート４４を
通してＡＮＤゲート４５の一方の入力端子に入力される
。ＡＮＤゲート４５の他方の入力端子にはクロックφ１
が人力されており、従ってＡＮＤゲート４５の出力端子
には希望する第５図に示すようなφ４のクロックが得ら
れる。以上のようにして２０４９ビツト目の出力は２０
４８ビツト目と同一、２０５０ビツト目の出力は２０５
１ビツト目の出力と同一の値が得られ、接続部２ビツト
のデータの補完ができる。
第７図及び第８図に、このデータの補完の仕方の具体例
を示す。カウンタ４７，４Ｂはφ１をインバータ４６で
反転して得られたクロックパルスＴ１をカウントし、カ
ウンタ４７は２０４８番目で立ち下り、カウンタ４８は
２０５０番目で立ち下がる。両カウンタのこの出力パル
スφ５．φ６はＮＡＮＤゲート４９を通り、パルスφ７
として取り出される。このパルスφ７は一方の入力端子
にデータが入力されるＡＮＤゲート５０の他方の入力と
なる。従ってＡＮＤゲート５０には、２０４８゜２０５
０ビツト目が“Ｈゝレベルの時のみφ８というパルスを
出力し、そのパルスにより単安定マルチ５１がトリガー
される。ＡＮＤゲート５２により、この単安定マルチ５
１に得られるφ９なるパルスとクロックφ１とのアンド
をとることにより、補完用のパルスφ１０が得られる。
を示す。カウンタ４７，４Ｂはφ１をインバータ４６で
反転して得られたクロックパルスＴ１をカウントし、カ
ウンタ４７は２０４８番目で立ち下り、カウンタ４８は
２０５０番目で立ち下がる。両カウンタのこの出力パル
スφ５．φ６はＮＡＮＤゲート４９を通り、パルスφ７
として取り出される。このパルスφ７は一方の入力端子
にデータが入力されるＡＮＤゲート５０の他方の入力と
なる。従ってＡＮＤゲート５０には、２０４８゜２０５
０ビツト目が“Ｈゝレベルの時のみφ８というパルスを
出力し、そのパルスにより単安定マルチ５１がトリガー
される。ＡＮＤゲート５２により、この単安定マルチ５
１に得られるφ９なるパルスとクロックφ１とのアンド
をとることにより、補完用のパルスφ１０が得られる。
従ってこれをＯＲゲート５３によりデータと一緒にする
ことにより、補完済みのデータ出力φ１１が得られる。
ことにより、補完済みのデータ出力φ１１が得られる。
このようにして、２０４９及び２０５１ビツト［」のデ
ータを補完することができる。
ータを補完することができる。
第９図は２つの受光素子アレイチップの接続部１０の間
隔ｄを１ビット分の間隔とした変形例を示す。この場合
、（ｍ＋１）ビット目のデータを補完する方法は、例え
ばｍビット目と（ｍ＋２）ヒ゛ツＦ目のデータを比較し
、ｍビット目と（ｍ−１−２）ピットロが同一の場合は
（ｍ＋１）ピッ゛トにｍビット目と同一のデータを入力
し、ｍビット目と（ｍ−１−２）ビット目のデータが不
一致の場合にはｍビット目又は（ｍ−１−２）ビット目
のどちらが一方のデータと同一のデータを入力する。
隔ｄを１ビット分の間隔とした変形例を示す。この場合
、（ｍ＋１）ビット目のデータを補完する方法は、例え
ばｍビット目と（ｍ＋２）ヒ゛ツＦ目のデータを比較し
、ｍビット目と（ｍ−１−２）ピットロが同一の場合は
（ｍ＋１）ピッ゛トにｍビット目と同一のデータを入力
し、ｍビット目と（ｍ−１−２）ビット目のデータが不
一致の場合にはｍビット目又は（ｍ−１−２）ビット目
のどちらが一方のデータと同一のデータを入力する。
以上述べたように、本発明のイメージセンサは、基板上
に受光素子配列ピッチの１倍又は２倍あけて一列に直線
的に接続して設けた複数の受光素子アレイチップと、そ
の接続部の受光素子が存在しない部分の読取りデータを
その前後の受光素子の読取りデータから推測して補完す
る手段を備えるものである。従って、任意のビット数の
大容量のイメージセンサを作ることができ、広幅原稿の
高解像度の読取りが可能となる。等何曲に単一の大容量
イメージセンサであるから、原稿縮小用レンズ系は１つ
で十分となり、読取り装置全体の小型化及びコストダウ
ンを図ることができ、またこれに伴ないセツティング等
の調整の簡略化が可能となる。レンズ系が１つであるか
ら、変倍等を行う場合、従来の複数のイメージセンサと
レンズ系を独立に使う場合に比べて、ビットの重なりが
ないため、信号処理が簡単であり、光学系等のずれによ
る読取りのエラーに対するマージンが高くなり、読取り
精度が高くなる。
に受光素子配列ピッチの１倍又は２倍あけて一列に直線
的に接続して設けた複数の受光素子アレイチップと、そ
の接続部の受光素子が存在しない部分の読取りデータを
その前後の受光素子の読取りデータから推測して補完す
る手段を備えるものである。従って、任意のビット数の
大容量のイメージセンサを作ることができ、広幅原稿の
高解像度の読取りが可能となる。等何曲に単一の大容量
イメージセンサであるから、原稿縮小用レンズ系は１つ
で十分となり、読取り装置全体の小型化及びコストダウ
ンを図ることができ、またこれに伴ないセツティング等
の調整の簡略化が可能となる。レンズ系が１つであるか
ら、変倍等を行う場合、従来の複数のイメージセンサと
レンズ系を独立に使う場合に比べて、ビットの重なりが
ないため、信号処理が簡単であり、光学系等のずれによ
る読取りのエラーに対するマージンが高くなり、読取り
精度が高くなる。
尚、上記のデータ補完手段は基板上に設けたＩＣチップ
及び基板外の回路部分のいずれで達成してもよい。
及び基板外の回路部分のいずれで達成してもよい。
第１図は本発明のリニア・イメージセンサの概略構成を
示す斜視図、第２図はその受光素子アレイチップ同志の
接続部の拡大図、第６図は第１図のイメージセンサのブ
ロック図、第４（ｆｆｌ（ａ）２ｉ）’第４図（ｂ）は
出力アナログシフトレジスタの出力信号の出力順序及び
データ内容の説明図、第５図はデータの補完操作の例を
示すタイミングチャート、第６図はその補完に必要なり
ロックの発生回路例を示す図、第７図及び第８図はデー
タ補完の具体例を示すタイミングチャートと回路例を示
す図、第９図はチップ間の接続間隔を異ならせた第２図
と同様の図、そして第１０図は従来の読取り装置の構成
例を示す図である。 １０：接続部 １１．１２：受光素子アレイチップ ２１、２２．３１．３２ ：走査用ＩＣチップ１６：受
光素子 １４：チャンネルストッパ１５．１６：
受光素子アレイ ２３、２４．３３．３４ ：フオトトランスファゲート
２５、３５ ：アナログシフトレジスタ４０：出力アナ
ログシフトレジスタ ａ：受光素子の配列ピッチ 第７図 第８■ｌ Φｌ１−−−ローローーーーーー 第９図
示す斜視図、第２図はその受光素子アレイチップ同志の
接続部の拡大図、第６図は第１図のイメージセンサのブ
ロック図、第４（ｆｆｌ（ａ）２ｉ）’第４図（ｂ）は
出力アナログシフトレジスタの出力信号の出力順序及び
データ内容の説明図、第５図はデータの補完操作の例を
示すタイミングチャート、第６図はその補完に必要なり
ロックの発生回路例を示す図、第７図及び第８図はデー
タ補完の具体例を示すタイミングチャートと回路例を示
す図、第９図はチップ間の接続間隔を異ならせた第２図
と同様の図、そして第１０図は従来の読取り装置の構成
例を示す図である。 １０：接続部 １１．１２：受光素子アレイチップ ２１、２２．３１．３２ ：走査用ＩＣチップ１６：受
光素子 １４：チャンネルストッパ１５．１６：
受光素子アレイ ２３、２４．３３．３４ ：フオトトランスファゲート
２５、３５ ：アナログシフトレジスタ４０：出力アナ
ログシフトレジスタ ａ：受光素子の配列ピッチ 第７図 第８■ｌ Φｌ１−−−ローローーーーーー 第９図
Claims (1)
- 基板上に複数の受光素子アレイチップをその受光素子配
列ピッチの１倍又は２倍あけて一列に直線的に接続して
設け、その接続部の受光素子が存在しない部分の読取り
データをその前後の受光素子の読取りデータがら推測し
て補完する手段を備えることを特徴とするイメージセン
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205949A JPS5997267A (ja) | 1982-11-26 | 1982-11-26 | イメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205949A JPS5997267A (ja) | 1982-11-26 | 1982-11-26 | イメ−ジセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5997267A true JPS5997267A (ja) | 1984-06-05 |
Family
ID=16515372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57205949A Pending JPS5997267A (ja) | 1982-11-26 | 1982-11-26 | イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0975143A2 (en) * | 1998-07-22 | 2000-01-26 | Hewlett-Packard Company | Multi-segment linear photosensor assembly |
-
1982
- 1982-11-26 JP JP57205949A patent/JPS5997267A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0975143A2 (en) * | 1998-07-22 | 2000-01-26 | Hewlett-Packard Company | Multi-segment linear photosensor assembly |
| EP0975143A3 (en) * | 1998-07-22 | 2000-12-20 | Hewlett-Packard Company | Multi-segment linear photosensor assembly |
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