JPS5995628A - アクセス合成回路 - Google Patents
アクセス合成回路Info
- Publication number
- JPS5995628A JPS5995628A JP20481882A JP20481882A JPS5995628A JP S5995628 A JPS5995628 A JP S5995628A JP 20481882 A JP20481882 A JP 20481882A JP 20481882 A JP20481882 A JP 20481882A JP S5995628 A JPS5995628 A JP S5995628A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input signal
- terminal
- main
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は複数系列のデジタルデータ入力手段におけるア
クセス合成回路の改良に関する。
クセス合成回路の改良に関する。
（ｂ） 技術の背景
デジタルデータ処理は通常Ｎビットの並列信号を組合せ
回路および順序回路によシ構成される論理回路によシ送
受制御して行われる。そして各データは処理システム毎
に主装置のシステムクロック信号に同期しつ＼処理され
る。
回路および順序回路によシ構成される論理回路によシ送
受制御して行われる。そして各データは処理システム毎
に主装置のシステムクロック信号に同期しつ＼処理され
る。
（ｃ） 従来技術と問題点
従来より複数系列の入力信号をリアルタイムにデータ処
理を行うに際しては時分割による手段しかなく、Ｎ系列
のデータ処理回路は各系列に遅速があってすべての分割
単位をフルに利用することがなくても、Ｎ倍の動作能力
を有する高速度処理回路を必要とするため高価になる上
無駄な構成となる欠点がおった。また複数系列を優先順
位によって一方のデータを処理する間、他方を待ち状態
にする手段やそれぞれにバックアメモリを設はデータを
一時記憶し、各バックアメモリにおけるデ−夕を順にア
クセスしてデータ処理する手段が提案されているが、待
ち状態を適用出来なかったり、システムが大形複雑にな
シ高価となる欠点があった。
理を行うに際しては時分割による手段しかなく、Ｎ系列
のデータ処理回路は各系列に遅速があってすべての分割
単位をフルに利用することがなくても、Ｎ倍の動作能力
を有する高速度処理回路を必要とするため高価になる上
無駄な構成となる欠点がおった。また複数系列を優先順
位によって一方のデータを処理する間、他方を待ち状態
にする手段やそれぞれにバックアメモリを設はデータを
一時記憶し、各バックアメモリにおけるデ−夕を順にア
クセスしてデータ処理する手段が提案されているが、待
ち状態を適用出来なかったり、システムが大形複雑にな
シ高価となる欠点があった。
（ｄ） 発明の目的
本発明は上記の点を除去するため、主および従と々る入
力信号のデータを単数段のレジスタまたは必要によシ複
数段のレジスタに一時記憶させると共に主入力信号に対
応するクロックを一定数毎にブロックとし、クロック周
期を圧縮してブロック単位間に生じる予剰時間に逆入力
信号のクロックを挿入しそれぞれのクロックに対応する
レジスタを選択して、主ならびに逆入力信号を一系列の
入力信号として処理出来る回路を提供しようとするもの
である。
力信号のデータを単数段のレジスタまたは必要によシ複
数段のレジスタに一時記憶させると共に主入力信号に対
応するクロックを一定数毎にブロックとし、クロック周
期を圧縮してブロック単位間に生じる予剰時間に逆入力
信号のクロックを挿入しそれぞれのクロックに対応する
レジスタを選択して、主ならびに逆入力信号を一系列の
入力信号として処理出来る回路を提供しようとするもの
である。
（ｅ）発明の構成
この目的は複数のデジタル入力信号系毎に入力データを
一時記憶する単数または複数段のレジスタ手段、主入力
信号系は対応するクロックを一定クロック数毎にクロッ
クとしブロック構成りロックのタイミングを別の等周期
に傾斜圧縮する手段、従入力信号系は傾斜圧縮手段によ
って得られたブロック間の余剰タイミングに従クロック
を挿入する手段および主ならびに従入力信号系の各レジ
スタ手段およびクロックをクロック挿入手段の作動信号
に従って選択する手段を備えてなシ、該選択手段は主な
らびに従入力信号系における各レジスタ手段に一時蓄積
するデータと各データに対応する傾斜圧縮手段ならびに
挿入手段によるクロックを相互に選択しつ＼１系列信号
として合成送出することを特徴とするアクセス合成回路
を提供するととによって達成することが出来る。
一時記憶する単数または複数段のレジスタ手段、主入力
信号系は対応するクロックを一定クロック数毎にクロッ
クとしブロック構成りロックのタイミングを別の等周期
に傾斜圧縮する手段、従入力信号系は傾斜圧縮手段によ
って得られたブロック間の余剰タイミングに従クロック
を挿入する手段および主ならびに従入力信号系の各レジ
スタ手段およびクロックをクロック挿入手段の作動信号
に従って選択する手段を備えてなシ、該選択手段は主な
らびに従入力信号系における各レジスタ手段に一時蓄積
するデータと各データに対応する傾斜圧縮手段ならびに
挿入手段によるクロックを相互に選択しつ＼１系列信号
として合成送出することを特徴とするアクセス合成回路
を提供するととによって達成することが出来る。
（ｆ） 発明の実施例
以下図面を参照しつ＼本発明の一実施例について説明す
る。
る。
第１図は本発明の一実施例におけるアクセス合成回路に
よるブロック図、第２図はそのタイムチャートを示す。
よるブロック図、第２図はそのタイムチャートを示す。
図においてｌａ、ｌｂはレジスタ、２は主クロツクタイ
ミングの圧縮器、３は従クロックを挿入するクロック制
御器および４ａ、４ｂは選択器（ＭＰＸ）である。更に
圧縮器２を構成する２ａは遅延素子（ＤＬ）、２ｂはカ
ウンタ、２Ｃは選択器（ＭＰＸ）、クロック制御器３を
構成する３ａはセットリセットフリップフロップ回路（
ＦＦ）、３ｂは再トリガ可能なモノステーブルマルチバ
イブレータ（ＭＭ＋）、３Ｃは遅延素子（ＤＬ）、３ｄ
はモノステーブルマルチパイプレーク（ＭＭ２）、３ｅ
、３ｆは遅延素子（ＤＬ）、ＡＮＩ）＋＋ ＡＮＤｔ
は論理積回路およびＩＮＶは否定回路である。
ミングの圧縮器、３は従クロックを挿入するクロック制
御器および４ａ、４ｂは選択器（ＭＰＸ）である。更に
圧縮器２を構成する２ａは遅延素子（ＤＬ）、２ｂはカ
ウンタ、２Ｃは選択器（ＭＰＸ）、クロック制御器３を
構成する３ａはセットリセットフリップフロップ回路（
ＦＦ）、３ｂは再トリガ可能なモノステーブルマルチバ
イブレータ（ＭＭ＋）、３Ｃは遅延素子（ＤＬ）、３ｄ
はモノステーブルマルチパイプレーク（ＭＭ２）、３ｅ
、３ｆは遅延素子（ＤＬ）、ＡＮＩ）＋＋ ＡＮＤｔ
は論理積回路およびＩＮＶは否定回路である。
レジスタ１ａは主系入力信号ａ（ＩＮｎ）をバッファす
る。一方Ｉ Ｎ ａに対応するクロックａ（ＣＬＫａ）
は圧縮器２に入力されこ＼で例えば２′個毎に１ブロツ
クとし、こ＼では２′の４クロツク毎に１ブロツクとし
ＤＬ２ａに入力してＭＰＸ２ａに出力せしめると共にク
ロックをカウンタ２ｂここでは２２カウンタに入力され
てその計数出力をＭＰＸ２ｃの選択端子Ｓ。、Ｓｌに印
加する。このようにすればＤＬ２ａよ多出力されろ１ブ
ロツク４ケのクロックの内筒１クロックは例えばＣＬＫ
ａの周期τに対し０．７５丁の遅延を受けてＭＰＸ２ｃ
のＡ端子に入力された信号が選択されてその小太Ｏｏ端
子に、第２クロツクは０．５τの遅延を受けＢ端子よシ
Ｏ０端子に、第３クロツクは０，２５τの遅延を受けて
Ｃ端子より０゜端子に第４クロツクは遅延なしでＤ端子
よシＯｏ端子にそれぞれＭＰＸ２ｃによりＣＬＫａの周
期Ｔ。は本発明の一実施例ではτ、＝０゜７５τ。の等
周期を持つ第２図（ｄ）変形クロック（ＣＬＫ＆＋）と
して出力され、ＭＰＸ４ｂのＡ端子に入力される。
る。一方Ｉ Ｎ ａに対応するクロックａ（ＣＬＫａ）
は圧縮器２に入力されこ＼で例えば２′個毎に１ブロツ
クとし、こ＼では２′の４クロツク毎に１ブロツクとし
ＤＬ２ａに入力してＭＰＸ２ａに出力せしめると共にク
ロックをカウンタ２ｂここでは２２カウンタに入力され
てその計数出力をＭＰＸ２ｃの選択端子Ｓ。、Ｓｌに印
加する。このようにすればＤＬ２ａよ多出力されろ１ブ
ロツク４ケのクロックの内筒１クロックは例えばＣＬＫ
ａの周期τに対し０．７５丁の遅延を受けてＭＰＸ２ｃ
のＡ端子に入力された信号が選択されてその小太Ｏｏ端
子に、第２クロツクは０．５τの遅延を受けＢ端子よシ
Ｏ０端子に、第３クロツクは０，２５τの遅延を受けて
Ｃ端子より０゜端子に第４クロツクは遅延なしでＤ端子
よシＯｏ端子にそれぞれＭＰＸ２ｃによりＣＬＫａの周
期Ｔ。は本発明の一実施例ではτ、＝０゜７５τ。の等
周期を持つ第２図（ｄ）変形クロック（ＣＬＫ＆＋）と
して出力され、ＭＰＸ４ｂのＡ端子に入力される。
レジスタ１ａにバッファされたＩＮａはＣＬＫａの印加
によυ出力されてＭＰＸ４ａのＡ端子に入力される。こ
＼でこの状態では後述するり四ツク制御器３のＭＭ、は
作動してい々いのでＭＰＸ４ａおよびＭＰＸ４ｂはそれ
ぞれＡ端子を選択しておシ一旦レジスタ１ａに一時記憶
されたＩＮａはＣＬＫａのアクセスに従ってＭＰＸ４ａ
の出力端子０ＵＴＩよシ送出されると共にＣＬＫａは１
グループを構成するクロックの順位毎に異なるタイミン
グの傾斜圧縮を受は九〇ＬＫａ１として出力される。
によυ出力されてＭＰＸ４ａのＡ端子に入力される。こ
＼でこの状態では後述するり四ツク制御器３のＭＭ、は
作動してい々いのでＭＰＸ４ａおよびＭＰＸ４ｂはそれ
ぞれＡ端子を選択しておシ一旦レジスタ１ａに一時記憶
されたＩＮａはＣＬＫａのアクセスに従ってＭＰＸ４ａ
の出力端子０ＵＴＩよシ送出されると共にＣＬＫａは１
グループを構成するクロックの順位毎に異なるタイミン
グの傾斜圧縮を受は九〇ＬＫａ１として出力される。
一方レジスタ１ｂには従系入力信号ｂ（ＩＮｂ）が入力
されて一時記憶されておυ、そのクロックｂ（ＣＬＫｂ
）によυアクセスされてその出力をに印加されている。
されて一時記憶されておυ、そのクロックｂ（ＣＬＫｂ
）によυアクセスされてその出力をに印加されている。
と５で前述ＭＰＸ２ｅの出力ＣＬＫａｌはＭＭＩ３ｂに
も与えられているのでその都度トリガされる。
も与えられているのでその都度トリガされる。
しかしその時定数はｒｌ＝ｏ、７５τ０より微少時間長
く設定されているので１グループの第２クロツク〜第４
クロツクの間は再トリガが続き第４クロツクが入力され
た後復帰する。この復帰動作をＤＬ３ｃ、ＩＮＶおよび
ＡＮＤ＊よシなる回路で検出して正パルスを得、ＡＮＤ
、を介してＭＭ、３ｄ。
く設定されているので１グループの第２クロツク〜第４
クロツクの間は再トリガが続き第４クロツクが入力され
た後復帰する。この復帰動作をＤＬ３ｃ、ＩＮＶおよび
ＡＮＤ＊よシなる回路で検出して正パルスを得、ＡＮＤ
、を介してＭＭ、３ｄ。
ＤＬ３ｅおよび３ｆに印加する。ＭＬ３ｄはτ。〉時定
数〉τ、＝０．７５τ。に設定されておシ、そのタイミ
ングだけＭＰＸ ４ ａ 、 ＭＰＸ ４ ｂの選択端
子Ｓに印加してそれぞれＢ端子を選択させる。この時Ｍ
ＰＸ４ｂのＢ端子にはＦＦにセットされ保持されていた
ＣＬＫｂがＭＭＩ ３ ｂが解放された即ちＣＬＫａｌ
の第４り四ツクにτ１＋αを付加したタイミング位置に
第２図（ｊ）の、ＤＬ３ｅのように再生されてＤＬ３ｅ
から印加されるので先のレジスタ１ｂからのＩＮｂがＭ
ＰＸ４ａの出力端子０ＵＴＩから出力されると共に、Ｍ
ＰＸ４ｂの出力端子ＯＵ Ｔ ｔから肝力される。尚Ｄ
Ｌ３ｆ出力によってＦＦ３ａはリセットされる。このよ
うに本発明の一実施例によれば主系入力信号ＩＮａのク
ロック信号ＣＬＫａのタイミングを傾斜圧縮して変形ク
ロックＣＬ Ｋ ＩＬ ｒとして得た余剰時間に従系入
力信号ＩＮｂのクロック信号ＣＬＫｂを遅延挿入して一
系統に合成したＯＵＴ＊出力に得られる合成りロックに
よって主系入力信号ＩＮａおよび従系入力信号ＩＮｂを
同期しつ＼後続する回路例えば内部メモリへ転送してデ
ータ処理することが出来る。尚合成りロックを得るにＭ
ＰＸ４ｂは論理和回路に代えても同様の効果が得られる
。
数〉τ、＝０．７５τ。に設定されておシ、そのタイミ
ングだけＭＰＸ ４ ａ 、 ＭＰＸ ４ ｂの選択端
子Ｓに印加してそれぞれＢ端子を選択させる。この時Ｍ
ＰＸ４ｂのＢ端子にはＦＦにセットされ保持されていた
ＣＬＫｂがＭＭＩ ３ ｂが解放された即ちＣＬＫａｌ
の第４り四ツクにτ１＋αを付加したタイミング位置に
第２図（ｊ）の、ＤＬ３ｅのように再生されてＤＬ３ｅ
から印加されるので先のレジスタ１ｂからのＩＮｂがＭ
ＰＸ４ａの出力端子０ＵＴＩから出力されると共に、Ｍ
ＰＸ４ｂの出力端子ＯＵ Ｔ ｔから肝力される。尚Ｄ
Ｌ３ｆ出力によってＦＦ３ａはリセットされる。このよ
うに本発明の一実施例によれば主系入力信号ＩＮａのク
ロック信号ＣＬＫａのタイミングを傾斜圧縮して変形ク
ロックＣＬ Ｋ ＩＬ ｒとして得た余剰時間に従系入
力信号ＩＮｂのクロック信号ＣＬＫｂを遅延挿入して一
系統に合成したＯＵＴ＊出力に得られる合成りロックに
よって主系入力信号ＩＮａおよび従系入力信号ＩＮｂを
同期しつ＼後続する回路例えば内部メモリへ転送してデ
ータ処理することが出来る。尚合成りロックを得るにＭ
ＰＸ４ｂは論理和回路に代えても同様の効果が得られる
。
（ｇ） 発明の詳細
な説明したように本発明のアクセス合成回路によれば複
数系の入力信号を時分割や大容量のメモリに加えて複雑
な制御によることなく、取扱いの容易な手段によって入
力処理出来るので有用である。
数系の入力信号を時分割や大容量のメモリに加えて複雑
な制御によることなく、取扱いの容易な手段によって入
力処理出来るので有用である。
第１図は本発明の一実施例におけるアクセス合成回路に
よるブロック図、第２図はそのタイムチャートである０ 図においてｌａ、ｌｂはレジスタ、２は主りロクタイミ
ングの圧縮器、３は従クロックを挿入するクロック制御
器および４ａ、４ｂは選択器である〇 １３５
よるブロック図、第２図はそのタイムチャートである０ 図においてｌａ、ｌｂはレジスタ、２は主りロクタイミ
ングの圧縮器、３は従クロックを挿入するクロック制御
器および４ａ、４ｂは選択器である〇 １３５
Claims (1)
- 複数のデジタル入力信号系毎に入力データを一時記憶す
る単数または複数段のレジスタ手段、主入力信号系は対
応するクロックを一定のクロック数毎にブロックとしブ
ロック構成りロックのタイミングを別の等周期に傾斜圧
縮する手段、従入力信号系は傾斜圧縮手段によって得ら
れたブロック間の余剰タイミングに従クロックを挿入す
る手段および主ならびに従入力信号系の各レジスタ手段
およびクロックをクロック挿入手段の作動信号に従って
選択する手段を備えてなシ、該選択手段は主ならびに従
入力信号系における各レジスタ手段に一時蓄積するデー
タと各データに対応する傾斜圧縮手段ならびに挿入手段
によるクロックを相互に選択しつ＼１系列佃号として合
成送出することを特徴とするアクセス合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20481882A JPS5995628A (ja) | 1982-11-22 | 1982-11-22 | アクセス合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20481882A JPS5995628A (ja) | 1982-11-22 | 1982-11-22 | アクセス合成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5995628A true JPS5995628A (ja) | 1984-06-01 |
| JPS6129027B2 JPS6129027B2 (ja) | 1986-07-03 |
Family
ID=16496886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20481882A Granted JPS5995628A (ja) | 1982-11-22 | 1982-11-22 | アクセス合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5995628A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0511305Y2 (ja) * | 1986-07-31 | 1993-03-19 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942248A (ja) * | 1972-05-01 | 1974-04-20 | ||
| JPS52124832A (en) * | 1976-04-12 | 1977-10-20 | Mitsubishi Electric Corp | Communication line interface circuit |
-
1982
- 1982-11-22 JP JP20481882A patent/JPS5995628A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942248A (ja) * | 1972-05-01 | 1974-04-20 | ||
| JPS52124832A (en) * | 1976-04-12 | 1977-10-20 | Mitsubishi Electric Corp | Communication line interface circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6129027B2 (ja) | 1986-07-03 |
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