JPS599310Y2 - デ−タ入力装置 - Google Patents
デ−タ入力装置Info
- Publication number
- JPS599310Y2 JPS599310Y2 JP9228579U JP9228579U JPS599310Y2 JP S599310 Y2 JPS599310 Y2 JP S599310Y2 JP 9228579 U JP9228579 U JP 9228579U JP 9228579 U JP9228579 U JP 9228579U JP S599310 Y2 JPS599310 Y2 JP S599310Y2
- Authority
- JP
- Japan
- Prior art keywords
- switches
- output
- terminal
- output lines
- temporary storage
- Prior art date
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Description
【考案の詳細な説明】
本考案のスイッチの操作によってメモリーにデータを書
き込む装置に関するものであり、データの書き込み操作
を容易に行なえるようにしようとするものである。
き込む装置に関するものであり、データの書き込み操作
を容易に行なえるようにしようとするものである。
以下、本考案の一実施例を従来例と比較しながら図面を
参照して説明する。
参照して説明する。
第１図は本考案の一実施例を示すものであり、第１の複
数個のスイッチＳＷ，ＳＯ，Ｓ１，Ｓ２・・・・・・Ｓ
，の一端を基準電位点に接続し、他端を入力部１を介し
て一時記憶装置２に接続する。
数個のスイッチＳＷ，ＳＯ，Ｓ１，Ｓ２・・・・・・Ｓ
，の一端を基準電位点に接続し、他端を入力部１を介し
て一時記憶装置２に接続する。
この一時記憶装置２には表示装置３およびメモリー４が
接続されている。
接続されている。
上記スイッチｓｗ， ｓｏ・・・・・・Ｓ９とは別に第
２の複数個のスイッチｓｘ， ｓｙ， ｓｚが設けられ
、スイッチｓｘ， ｓｙ， ｓｚのいずれかの操作によ
ってスイッチｓｘ， ｓｙ， ｓｚに対応する出力ライ
ンＸ，Ｙ， Ｚにパルスが出るパルス発生器５が設け
られている。
２の複数個のスイッチｓｘ， ｓｙ， ｓｚが設けられ
、スイッチｓｘ， ｓｙ， ｓｚのいずれかの操作によ
ってスイッチｓｘ， ｓｙ， ｓｚに対応する出力ライ
ンＸ，Ｙ， Ｚにパルスが出るパルス発生器５が設け
られている。
このパルス発生器５にはもう一つの出力ラインＷが設け
られ、この出力ラインＷにはＸ，Ｙ， Ｚのいずれか
の出力ラインにパルスが出てから一定時間後にパルスが
出るようになっている。
られ、この出力ラインＷにはＸ，Ｙ， Ｚのいずれか
の出力ラインにパルスが出てから一定時間後にパルスが
出るようになっている。
第２図に示すものはキーボードであり、ＷＯ〜９がスイ
ッチｓｗ，ｓｏ−ｓ９に対応し、Ｘ， Ｙ， Ｚがスイ
ッチｓｘ， ｓｙ， ｓｚに対応する。
ッチｓｗ，ｓｏ−ｓ９に対応し、Ｘ， Ｙ， Ｚがスイ
ッチｓｘ， ｓｙ， ｓｚに対応する。
パルス発生器５には第３図に示す装置が複数個内蔵され
ている。
ている。
第１図の場合では三組である。この第３図の装置につい
て説明する。
て説明する。
スイッチＳＸについての装置の場合について説明する。
スイッチＳＸを閉じることによって第３図の端子６に第
４図ｂに示すパルスが加えられる。
４図ｂに示すパルスが加えられる。
このパルスはフリツプフロツプ７のＳ端子に加えられる
。
。
このフリツプフロツプ７のＱ端子は次段のフリツプフロ
ツプ８のＪ端子に接続されている。
ツプ８のＪ端子に接続されている。
このフリツプフロツプ８のＣＫ端子には第４図ａに示す
クロツクパルスがクロツクパルス発生器９より加えられ
ている。
クロツクパルスがクロツクパルス発生器９より加えられ
ている。
クロツクパルス発生器９のＱ端子は次段フリツプフロツ
プ１０のＣＫ端子およびＡＮＤゲーＨｌ，１２のそれぞ
れの一方の入力端子に接続されている。
プ１０のＣＫ端子およびＡＮＤゲーＨｌ，１２のそれぞ
れの一方の入力端子に接続されている。
フリツプフロツプ１０のＱ端子Ｑ端子はＡＮＤゲー｝１
１．１２のそれぞれの他方の入力端子に接続されている
。
１．１２のそれぞれの他方の入力端子に接続されている
。
ＡＮＤゲート１１の出力端子１３は第１図のＸラインに
ＡＮＤゲート１２の出力端子１４は第１図のＷラインに
極性反転器を介して接続される。
ＡＮＤゲート１２の出力端子１４は第１図のＷラインに
極性反転器を介して接続される。
１５はリセット信号入力端子であり、ＡＮＤゲ一１１２
の出力端子はフリッフ゜フロ゛ンプ７のＲ端子に接続さ
れている。
の出力端子はフリッフ゜フロ゛ンプ７のＲ端子に接続さ
れている。
フリツフ゜フロツフ゜７のＱ出力は第４図ｂのパ／Ｌス
によって立ち上る。
によって立ち上る。
一方フリップフロップ８ＣＱ出力はＪ端子がハイレベル
にあるので第４図ａに示すクロツクパルスＡで立ち上が
る。
にあるので第４図ａに示すクロツクパルスＡで立ち上が
る。
以後クロツクパルスＢ， Ｃ， Ｄで立ち下り、立ち上
りを絢返す。
りを絢返す。
フリツプフロツプ１０はフリップフロップ８の出立の立
ち下りで立ち上り、第４図ｅのようになる。
ち下りで立ち上り、第４図ｅのようになる。
第４図のｆはＡＮＤゲート１１の出力で゛あり、第４図
のｇはＡＮＤゲート１２の出力である。
のｇはＡＮＤゲート１２の出力である。
このようにＸライン第４図ｆに示すパルスが先に出、次
に一定時間に第４図ｇに示すパルスが出る。
に一定時間に第４図ｇに示すパルスが出る。
従来の装置はパルス発生器５、スイッチＳＸ，ＳＹ，Ｓ
Ｚの存在しないものである。
Ｚの存在しないものである。
まず、この従末の装置の動作について説明する。
２１０２と云うテ゛ータをメモリー４に記憶させるには
スイッチＳ２，Ｓ１，Ｓｏ，Ｓ２の順に閉し最後に書き
込みスイッチＳＷを閉じる。
スイッチＳ２，Ｓ１，Ｓｏ，Ｓ２の順に閉し最後に書き
込みスイッチＳＷを閉じる。
この動作によって表示素子３に２１０２の表示がなされ
、メモリー４に２１０２が記憶される。
、メモリー４に２１０２が記憶される。
このように従来の装置では２１０２と云う４桁のデータ
を記憶させるために５つのスイッチを操作しなければな
らない。
を記憶させるために５つのスイッチを操作しなければな
らない。
本考案は操作するスイッチの数を１つ減少することがで
きる装置を提供したものである。
きる装置を提供したものである。
本考案の場合、２１０２のデータを記憶させる場合、ス
イッチＳ２，Ｓ１，ＳＯの順で操作し、次にスイッチＳ
Ｚを操作する。
イッチＳ２，Ｓ１，ＳＯの順で操作し、次にスイッチＳ
Ｚを操作する。
すると出力ラインＺに基準電圧のパルスが発生し、スイ
ッチＳ２を閉じたのと同時状態となる。
ッチＳ２を閉じたのと同時状態となる。
一定時間後に出力ラインＷに基準電圧のパルスが発生し
、スイッチＳＷを閉じたのと同じ状態となる。
、スイッチＳＷを閉じたのと同じ状態となる。
この結果表示装置３に２１０２の表示がなされ、メモリ
ー４に２１０２が記憶される。
ー４に２１０２が記憶される。
スイッチＳＺがＳ２に対応するものであることは記憶し
ておく必要がある。
ておく必要がある。
同様にＳＹはＳ１にＳＸはＳ。
に対応する。以上のように本考案によればデータをメモ
リーに記憶させる場合に操作するスイッチの数を一つ減
らすことができるものである。
リーに記憶させる場合に操作するスイッチの数を一つ減
らすことができるものである。
第１図は本考案の一実施例におけるデータ入力装置の回
路図、第２図は同装置のキーボードの平面図、第３図は
同装置の一部分のブロック線図、第４図ａ，ｂ，Ｃ，ｄ
，ｅ，ｆ，ｇは第３図の装置説明のための波形図である
。 Ｓｏ−Ｓ９．．．第１のスイッチ、ｓｘ， ｓｙ， ｓ
ｚ−・・第２のスイッチ、１・・・入力部、２・・・一
時記憶装置、４・・・メモリー、５・・・パルス発生器
、ｚ， ｙ， ｘ， ｗ・・・出力ライン。
路図、第２図は同装置のキーボードの平面図、第３図は
同装置の一部分のブロック線図、第４図ａ，ｂ，Ｃ，ｄ
，ｅ，ｆ，ｇは第３図の装置説明のための波形図である
。 Ｓｏ−Ｓ９．．．第１のスイッチ、ｓｘ， ｓｙ， ｓ
ｚ−・・第２のスイッチ、１・・・入力部、２・・・一
時記憶装置、４・・・メモリー、５・・・パルス発生器
、ｚ， ｙ， ｘ， ｗ・・・出力ライン。
Claims (1)
- 第１の複数個のスイッチのそれぞれの一端を基準電位点
に接続し、他端を人力部を介して一時記憶装置に加え、
この一時記憶装置の出力をメモリーに加え、上記入力部
の書き込み端子に書き込み信号が加えられると上記一時
記憶装置のデータがメモリーに書き込まれるよう構威し
、別に設けた第２の複数のスイッチのいずれかの操作に
よって各上記第２のスイッチに対応した複数の出力のラ
インにパルスを出すパルス発生器を設け、このパルス発
生器には上記パルスが出て一定時間後に別に設けた出力
ラインにパルスを出す手段を設け、上記複数の出力ライ
ンを上記第１の複数個のスイッチのうちの対応するスイ
ッチの上記入力部側端子に接続し、上記別に設けた出力
ラインを上記入力部の書き込み端子に接続してなるデー
タ入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228579U JPS599310Y2 (ja) | 1979-07-03 | 1979-07-03 | デ−タ入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228579U JPS599310Y2 (ja) | 1979-07-03 | 1979-07-03 | デ−タ入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5612225U JPS5612225U (ja) | 1981-02-02 |
| JPS599310Y2 true JPS599310Y2 (ja) | 1984-03-23 |
Family
ID=29325294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9228579U Expired JPS599310Y2 (ja) | 1979-07-03 | 1979-07-03 | デ−タ入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599310Y2 (ja) |
-
1979
- 1979-07-03 JP JP9228579U patent/JPS599310Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5612225U (ja) | 1981-02-02 |
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