JPS5991550A - 命令先取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はデータ処理システムの命令シータンスのステッ
プに含まれる分岐条件判定ステップ実行処理に先立って
判定結果を予測しつつ次の命令の先取りを行なう命令先
取装す、に１丙する。

従来技術 少なくとも１個の分岐命令を含む命令群が記憶装動゛に
命令シーケンスの形で格納されているデータ処理システ
ムにおいては、このような命令シーケンスの実行は１次
のように行なわれる。

まず、前記記憶装ｆ６の分岐元アドレスに分岐命令が格
納される。次に、この分岐命令に引き続いて実行される
命令が先取りされる。このあと、分岐命令が実行され、
この実行結果により次に実何される命令が明らかになる
。このようなシステムは米国特許４，２００，９２７号
に提案されている。しかし、このシステムでは１分岐命
令先取り制御において実行結果の判別時まで命令先取９
制御全停止させると、処理の迅速化が妨げられる。

この欠点の除去のため、分岐命令の実行結果を予め予測
しこの予測に従って命令先取りを行なう方式が提案され
ている。この予測が正しく行なわれたときには、データ
処理システムは処理１時間の少ない遅れで稼働する。例
えば、そのような従来の予測方式としては次の３つの方
式がある。第１の予測方式では、全ての分岐命令の分岐
先方向が成功側または不成功側のいずれか一万のみに予
測されている。

他の１つの予測方式では、過去の事実に基づいて分岐先
方向を予ｔｒｉｌｌする。すなわち、同じ分岐命令の過
去の実行結果において分岐先がすでに明らかにされてい
るという事実を用いてこの結果に基づいて予測を行なう
ことにより予測的中率を商めている。このような予測方
式の代表セリが９寸開昭５７−７６６３８　号公報に示
されている。

さらにもう１つの予測方式では１分岐命令に対応して分
岐の方向を予測する分岐指示フラグを多数用意し分岐命
令の発生に応答してこれら分岐指示フラグを参照するこ
とにより分岐先を予測している。この例の詳細は特開昭
５３−７４８５７　月公報を参照できる。しかし、上述
の３つのいずれの予測方式においても分岐命令の抗出し
、解読が必吠不可欠であ凱予測的中にもかかわらずこれ
らの読出しおよび解続動作分だけ処理が遅れるという欠
点がある。

この欠点を除去する予測方式が特開＋＋８５７−５９２
５３号公報に示されている。この方式では、主記憶装飯
の命令部の写しである命令キャッシュメモリのブロック
に対応して該ブロック中に含ま九る分岐命令の分岐先ア
ドレスを、該ブロックの次にフェッチされるべきブロッ
クのアドレスとして記憶手段に保持しでいる。命令先取
り動作において、命令キャッシュメモリへのアクセスと
同時に前記記憶手段をアクセスして前記分岐先アドレス
を１ｆ丸出し、読み出された分岐先アドレスにより光取
りすべき命令のアドレスを決定している点において、こ
の方式は上述の従来の３つの予測方式と）（なり処理の
迅速化に有効である。しかし、この方式では、命令キャ
ッシュメモリのブロック対応で予測するため、該ブロッ
クに分岐命令が複ＩＨｊ存在するときにはそのそれぞれ
の分岐命令に対応して予測を行なうことができない。こ
の結果、精度の粗い予測的中率しか得られないという欠
点がある。

発明の目的 本発明の目的は上述の欠点を除去するようにした命令先
取り装置、を提供することにある。

発明の構成 本発明の装置ねは、分岐命令のアドレスを指定する情報
と該分岐命令の分岐先アドレス金倉む分岐情報とを対に
して複数対記憶する分岐ヒストリテーブル手段と。

命令先取りｌ・１・作を行う際に該命令先取り動作にお
いて先取ジされる分岐命令のそのアドレスを指、ｊ図 定するｆＷ　Ａ４が前１シ１分岐ヒストリチーフルに登
録さトリテープ母ら対応する分岐情報を読出し該分岐情
報に匠って命令先取Ｆ）　ｔＪＩ＋作を継続せしめるよ
うに制御する命令先取り制御手段とを備えている。

発明の原理と作用 本発明の特徴は分岐命令の実行における分岐方向に加え
て分岐先アドレスがその同じ分岐命令の過去の結果の把
握により比較的商い的中率で予狽１１可能であるという
事実に基づいて装置トカ；動イ′「することにある。

実施例 次に本発明の一実施例を図面を参照して詳細に説明する
。第１図を参照すると本発明の一火り′０１例は、命令
アドレス生成回路４０１．命令アドレス変換回路４０２
．命令解読回路４０３．オペランドアドレス生成回路４
０４．オペランドアドレス変換回路４０５．オペランド
記憶回路を有するメペランド続出し回路４０６．命令実
行回ｈ”Ａ　４０７　。

命令記憶回路４０８．命令ノ＜ツファ４０９．分岐ヒス
トリテーブル（ＢＨＴ）４１０　、ｍ令アドレスレジス
タ４１１．命令アドレス加算回路４】２１分岐情報バッ
ファ４１３．命令整列回路４ｔ４．：ｚ）岐情報９」換
回１Ｌ８４１５９分岐情報レジスタ４１６゜４１７．４
１８、および４１９、予測’Ｅ＋□認回路４２０．７ド
レス生成回路４２１、選択回路４２２、レジスタ４２３
、命令先取り制御回路４２４および７　＋７ツプ７０ツ
ブ４２５から構成されている。

命令記憶回路４０８およびオペランド請出し回路４０６
内のオペランド記憶回路はともに主記憶装置そのもので
４）ってもよく、さらに命令記憶回路回路４０８が主配
憶装置の命令部の一部の写しである命令キャツシュメモ
１ハ前記オペランド記憶回路が主記憶装置のオペランド
部の一部の写しであるオペランドキャッシュメモリとし
て（１（ｖ成されつる。前記命令キャッシュメモリおよ
びオペランドキャッシュメモリの詳細は、特開昭５６−
８７２８２月公報を参照できる。

本発明は前述の命令の処理単位に対応した装機構成を必
ずしも有する必要はなく例えは命令アドレス生成回路４
０１とオペランドアドレス生成回路４０４、命令アドレ
ス変換回路４０２とオペランドアドレス変換回路４ｏ５
、命令記憶回路４０８とオペランドんＣ出し回路４０６
内の記憶回路が共用されたコンピュータシステムにおい
ても適用され得る。

前記分岐ヒストリテーブル（Ｉ３Ｈ，Ｔ）　４１０　ｆ
ｌ−ｊ：分岐命令のアドレスを指定する情報と該分岐命
令の実行の予測としての分岐成否フラグと分岐先アドレ
、５ スを第３図に示すように対にして記１．ハしている。

前記命令語１届回路４０８に対する前記命令アドレスレ
ジスタ（ＩＡＩす４１１は、命令片）１出しのリクエス
トアドレスを保持して命令の＊；ｍ出し長作を実行する
。

さらに前記命令アドレスレジスタ４１１　（ＩＡＲ）は
分岐ヒス）　リテーブル４１０（ＢＨＴ）および命令ア
ドレス加算回路４１２に信号線１０１を介して接続され
ている。前記レジスタ４１１の内在は該分岐ヒストリテ
ーブル４１０（ＩＪＡ’ｌ’）を索引し読出されるべき
命令のアドレスがそれに登録されているか否かを示す信
号を信号線１０６に出力する。

登録されていれば対応する分岐先アドレスが信号線１０
５に読出される。登録されていなければ前記命令アドレ
ス加算回路４１２により　後Ｕ６の命令語の命令先取り
のためのアドレスが生成される。

前記命令アドレス加算回路４１２は１回のリクエストで
読出される命令語を８１３ｙ　ｔ　ｅと仮定したとき単
に”　ＩＡＩＬ−１−８”を出力１０７に生成する回路
である。前記命令バッファ４０９は、命令記す、ａ回路
４０８からん′１）出された８Ｂｙｔｅの先取り命令語
を蓄稙し命令処理部への命令の供給における待行列（Ｑ
　ｕ　ｅし己）を形成する。前舵命令整列回路４１４は
、命令バッファ４０９が空のとき信号線１０２を介して
命令記憶回路４０８から読出される８Ｂｙｔｅの命令語
に応答して前記命令バッファ４０９が空でないとき信号
線１０３を介して前記命令バッファに貯えられる８Ｂｙ
ｔｅの命令語に応答して命令を抽出して信号線１０４を
介して命令解読回路４０３に命令を供給する回路である
。前記分岐情報バッファ４１３は、前記命令バッファ４
０９に格納される命令語に対して用意されておりその命
令語中に分岐成功と予測された分岐命令が存在すれは、
絹７図に示す該分岐命令の分岐情報を格納する回路であ
り、分岐命令のアドレスは信号組１０１を介して１だ分
岐情報としての分岐先アドレスおよびｖビットは分岐ヒ
ストリテーブル４１０（ＢＨＴ）から信号線１０５を介
してそれぞれセットされる。前記分岐情報切替回路４１
５け、命令バッファ４０９が空のとき信号線１０１およ
び１０５を介して与えられる前記分岐情報をそうでない
ときは前記分岐情報バッファ４０３を介して与えられる
前記分岐ｆｆｒ報をそれぞれ出力する。前記レジスタ４
１６，４１７、および４１８はそれぞれ分岐命令の命令
解読、命令アドレス生成、アドレス変換の各処理ステー
ジに対応しその分岐（ｉｊ　’＋ｆ＋を保持する。前記
分岐情報レジスタ４１９　＆Ｊ：その分岐先アドレス部
を該分岐命令の実行によって生成される実際の分岐先ア
ドレスに良き換えて保持するレジスタである。前記予ｆ
ｆ１ｌｌ　６ｉＤ　ｕ回路４２０は分岐命令の実行によ
って生成される実際の分岐命令の／、ｉ゛成結果と前記
分岐情報レジスタ４１８に保持される該分岐命令の予測
情報との一致をとる回路である。

前記アドレス生成回路４２１は前記分岐ｈ＋　９１＞レ
ジスタ４１９に保持される分岐命令のアドレスと該分岐
命令自身の命令語長とを加丁）し分１１１１　Ｎ０ＧＯ
側の命令の命令アドレスを生成する。前記選択回路４２
２は分岐命令の成否信号線１１１の状態に応答して該信
号件の状態が分岐ＧＯを示すとき線■５を介して与えら
れる前記分岐情報レジスタ４１９に保持される分岐先ア
ドレス部の出力を選択し、前記線の状態か分岐Ｎ０ＧＯ
を示すとき線１１６を介して力えられる前記アドレス生
成回路４２１の出力を選択し、信号線１１３を介して該
選択回路４２２の出力をレジスタ４２３に供給する。前
記レジスタ４２３は分岐命令の予測が失敗したとき分岐
ヒストリテーブル４１０　（ＢＩＩＴ）を更新するため
のものであり、さらに信号＋Ｖ９Ｌ１７を介して命令ア
ドレスレジスタ４１１（ＩＡＩ切に命令光１１ｙりのた
めの新たなアドレスを供給する。前記命令先取９制御回
路４２４は％ｉｉ　１０６を介して分岐ヒストリテーブ
ル４１０　（１３ＩＪＴ）から与えられる分岐予測信号
および予０ｉ１１　イｉＲ＋　ｌｆｉ回路から細１１２
を介して与えられる一’Ｔ−１１１１，１成否信号に基
づＶ・て命令アドレスレジスタ４１１（ＩＡＩりの入力
を制御する回路である。

次に前記分岐ヒストリテーブル４１０　（Ｂ）１．Ｔ　
）、前記予測確認回路４２０ｉ−よび前記命令先取り制
御回路４２４の詳細なブロック図とタイムチャートを参
照しながら本実施例の動作を詳細にイ９．明する。

第２図を参１↓（シすると、前記分岐ヒス）　ＩＪテー
ブル４１０（ＢＨＴ）は、デ４し／ｌトリ記１、テコ部
５０１、データ記憶部５０２、テスト回路５０３，５０
４．。

５０５、および５０６、プライオリティ回路５０７、レ
ベル選択回路５０８、およびオア回路５０９を備えてい
る。ｎ１１記記憶部５０１およ０・５０２は、１回のリ
クエストに対して命令記憶回路４０８から読出される命
令語の単位をブロックの単信とし、セットｉ！ｍ、レベ
ル蕎又ｎのＨ己憶音ＩＳである。

第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示す■ヒツト
が格納されｄ］シ憶郡部５０２は分岐先アドレスの実ア
ドレスが格納されている。ｎ１１記Ｖビツトは対応する
分岐ヒストリテーブル（Ｂ１１Ｔ）４１０のワードの有
効性を示すと同時に８ｙ分岐命令の実’（−ｊの予ｆｌ
ｌｉ＋　、！：　しての分岐成否７ラグの枦能をイ〕す
る。

この分Ｉｌｌ！／ヒストＩＪデープル（川（Ｔ）４１０
への累引り以下のようなセットアソンアティブ法によっ
て行われる。

Ｎ’−５１ｙ！ＩｉＣ示Ｊｉｌル前Ｍ己７ストＬｌ’ｌ
路５０３，５０４゜５０５、および５０６はテーブル４
１０の名レベルに対応して命令アドレスレジスタ４１１
（ＩＡＩりに保持されるリクエストアドレスが各レベル
のｌ３１１Ｔ−ＡＡｉ　（ｉ　ｔｊニレベルに対応する
ザフィクスを示す）にイヂぐ１ζ沁ｆｌているか否かを
承り信号を信号線１３０．１３１，１３２，１３３に出
力する。第４図を径照すると、１１）（記テスト回路５
０３，５０４．旧）５および５０６のそＪ＋、ぞれｔ、
」１、一致回路７０１および大小比較回１：’ｈ　７０
２から構成されている。

ｒｉｉＬ　ｆｉｔ、比Ｊｌつ回路７０１では、命令アド
レスレジスタ（ＩＡＩＬ）　４１１に作ｔｉ　ｉれるリ
クエストアドレスの一１１ｉ１ＡＩも（：１８−２８７
をセットアドレスとしてＩｆｌｌ、出芒ｉしたｆ！１４
　ｊ、（（ｊ；ｌ〜５０１の各レベルの白首と春醜和４
　ｔｉｉｌ記レジスタ４１１の内容ＩＡＩ（、（：　４
−１７）とが比較され、等しいアドレスが存在するか否
かを検出する。該一致回路７０１の出力によシ命令アド
レスレジスタ（ＩＡＩＩ、）　４１１に保持されるリク
エストアドレスで読出されるべき命令Ｗ１＋の８Ｌｌｙ
ｔｅブロツク中にすでに分岐ヒストリテーブル（１３Ｈ
Ｔ）４１０に登録された分岐命令が存在するか否かが、
判明する。しかしリクエストアドレスとそれｌｉ”　Ｍ
出すべき分岐命令との対応をとるには上記一致検出のみ
では不十分である。第５図を参照すると、１回のリクエ
ストで読出される８Ｂｙｔｅの命令語のブロック中に２
１＋ｙｔｅ命令ＢＣＯ，Ａ、１３Ｃ１、ＪｓＣ２の４個
の命令が存在する。命令ＢＣ□　、　１３Ｃｔ　、　Ｉ
ＪＣ２がともに分岐成功と予測された分岐命令でβ′２
るときには、各々の分岐命令はともにその一ノ゛ドレ２
の一部が記憶部（ＢＨＴ　−ＡＡ　）　５０１に登軽さ
！しる。

このとき他の分岐命令から命令Ａ　Ｋ　５１岐して匍令
Ａのアドレス＜Ａ＞が前記命令語のブロックを読出すた
めのリクエストアドレスとして命令アドレスレジスタ（
ＩＡＩす４１１に保持されるときには、分岐ヒストリテ
ーブル（Ｂ３）−ＩＴ）　４１０から読出されるべき分
岐命令の情報は命令の実行の経路から分岐命令ＢＣ１の
１丁】報でなければならない。

従って前１ｊ１：レジスタ（ＩＡ几）４１１に保持され
るリクエストアドレスと前記記憶部（１３ＨＴ　−ＡＡ
　ｉ　）５０１に保持される分岐命令のアドレスとの関
係が上記の一致条件とともに次の関係が成立するとき対
応するレベルのＤＨ’Ｊ’　−ＨＩ　Ｔ　ｉ信号が生成
される。この信号は線１３０−１３３を介してオア回路
５０９に力えられ、核用１１’　−１且’Ｉ’ｉ信号の
オア信号が線１０６を介して出力され分岐予測信号（Ｕ
）（Ｔ−月１’ｌ’信号）となる。

１３１１’ｌ’　−ＨＩ　’Ｊ’　１＝（ＩＡｆも（：
４−１７）＝用１Ｔ−Ｍｉ（：４−１７）） θ口ＡＩも（：　２９．３０　）≦１３１１’ｌ’　−
ＡＡ　ｉ（：　２９，３０）　） θＪＪｉＪ’ｌ’−ＡＡ　１（ＶＪ ｐ）ひ第４図を参照すると、前記大小比軟回路は、この
条件を実３ＪＪする回路である。

さらに前ｎ１２伯号川ＪＴ　−）ｌ　１　’１’　ｉの
条件が２ヶ以上のレベルにおいて成立したとき記憶部５
０１０対応するレベル（ＢＩＴ−ＡＡｉ）に保持される
分岐命令のアドレスの８　Ｂ　ｙ　ｔ　ｅブロック内ア
ドレス用ＩＴ−ＡＡｉ（：２９．３０）の和１の最ヲ女
も小さいレベルが選択される必璧がある。再び第５図を
変照すると、命令ＢＣ１およびＢ　Ｃ２（７）分１１１
＆命令＋４；Ｉ係（７７ｖ′Ｉ３が格納される分岐ヒス
トリテーブル４１０のレベルで前記信号ＢＨＴ−ＨＩＴ
ｉ粂件が共に成立する。

このとき命令の実行の経路から命’３　Ｂ　（／　ｌに
対するレベルが選択される必要がある。

前記プライオリティ回路５０７（ｌ″ｉ、前記イー号Ｂ
ＨＴ−ＨＩＴｉの２ヶ以上の成立に対するものであり、
この出力により記憶部ＩＪＩＩＴ　−Ｊ）Ａ　５０２の
セットアドレスＩＡＩＩ、（：１８−２８　）で示され
るアンドりの分岐先アドレスがレベル選択回路５０８を
介して韻１出される。

第６図を参照すると、前記プライオリティ回路５０７は
アンド回路群６０１−６０４およびオア回路群６０５−
６０８からイｅ４１シされている。Ｏ＋１　＋：己アン
ド回路′８ｆ６０１−６０４１ｒ、Ｊ−ｎ　＋１個並列
に配ｊｆ−１されている。前記第２図におけるレベル】
ｘ択回り’ｉ’４５０８のｎケのレベルの３ツク択信号
０．第６図における信号ｖｏ、ｖ、　、　ｖ、、　ｖ、
によシ以下のように力えられる。

Ｖｏのとき　　　　　　　　　’％　Ｌｏ、Ｖｏ　Ｌ、
　、　・＝　、　ＶｏＬ　ｎＶｏ−Ｖ、　（７）とき　
　　　　　　ｖＩ　ＬｏＭ　”Ｉ　＋　”・＋　ｖＩ　
”　ｎｖＯｏｖｌｏＶｌ　　　　　　　　Ｖ、　ＬＯ，
Ｖ、　Ｌｌ　、　−＝　、　Ｖ、　Ｌ　ｎ＼’０　’　
ｖ、　”　ｖ、　’　ｖ３のとき　　Ｖ、　Ｌｏ、Ｖ、
　Ｌｌ、−、ＶｓＬ　ｎ以上のようにして第２図におり
るレベル選択回路５０８からＭａｒ、出された分岐情報
は第１図の命令記憶回路４０８から読出される命令と対
応づけることがｂ」能である。

第９図には、１ｂ令ＮＩＪ２　’ｊ：は回路４０８にお
ける命令と分岐ヒストリテーブル（ＩＪＨＴ）４ｉ０に
おりる分岐１＋’＋　豹２の上記対応用１係が示されて
いる。命令の実行順序が命令Ａ。１分岐命令ＩＣ，，１
１，、Ｂｃ、　、　Ｌｌ、　、　Ｊ３．　。

ＩＪＣ，、Ｃ，、ｅｔ・・・と予ｊｉｊｌｉされた場合
である。なお、＜Ａ＞は人命令のアドレスを、ＢＣｊ　
　ｒよ分岐命令をそれぞれ示す。

吊１０（ネ１勤用１（（すると、前記第９図に示した分
１１１クヒストリテーブル川１１’４１０　による命令
先取り動作ｔ」、次のようＶＣチれる。リクエストアド
レスの命令アドレスレジスタ４１１０セツトに応答して
命令記憶回路４０８から命令語が読出され、これと同時
にテーブル１３ＨＴ４１０が索引される。信号ｌＮ１０
６を介して川（Ｔ−ＨＩＴ信号が出力されると記憶部Ｂ
１１．Ｔ−ＤＡ５０２の分岐先アドレス〈Ｂ１〉がアド
レスレジスタ４１１にセットされ、次の命令先取りが行
われる。前記信号線１０６を介してドレス＜Ａ＞が与え
られ、「８」加Ｊもされたアドレスが出力され、次の命
令先取シが逐次性われる。

以上の命令の先取りに従えば命令記憶回路４０８から読
出される命令語は、テーブルＬ１１１Ｔ４１０の内接に
よる予測に従って１１１１１次読出され、命令バッファ
４０９には予測された命令の実行順に４・、’、　ｎ：
１することが可能である。

このときたとえ信号ＤＩ（Ｔ　−Ｉｔ　Ｉ　’１’が出
力されても分岐予測手向と反対側の命令光Ｊｌｋ　！０
動作を−ｊＬ、１５行わせしめた後に分岐予測方向の命
令光Ｊａｙ：　り　ｌＪ＋作を行ってもよい。

以上のようにして命令先取りされた命令が分岐命令で第
１１ンｊの命令整列回路４１４にょシ命令解読回路４０
３に層かれたとき同時に該分岐命令に対応する分岐’＋
ｍ１１３　ｉ”最初の分岐情報レジスタ４１６（Ｑ几０
）にセットされる。

以降前記分岐命令の進行に伴い前記命令解読。

アドレス変換に対応して前記分岐情報が第２および第３
の分岐情報レジスタ４１７（Ｑ几１）および４１８（Ｑ
几２）に転送される。そして前記分岐命令の実行によっ
て生成される実際の分岐命令の生成れ′ｆ果と６１１記
分岐１１Ｊ訓ワレジスタ４１８　（Ｑ几２）に保持され
る該分岐命令の予測情報との一致が予測確認回路４２０
によりチェックされる。第８図を参照すると、前記予測
Ｅｔ＋。認回路４２０は比較回路８０１゜フリップフロ
ップ８０２および８ｏ３、アンド回路８０４−８０６、
真偽回路８０７および８０８、およびオア回路８０９か
ら構成されている。前記比較回路８０１には分岐命令の
実行にょ勺生成された分岐先アドレスの実アドレスが命
令アドレス変換回路４０２から信号線１０９を介して力
先られるとともに、分岐情報レジスタ４１８　（ＱＲ２
）から予測された分岐先が純１０８を介して与えられる
。

前記比較回路８０１では両者の一致、不一致が判定され
る。判定結果と前記レジスタ４１８から線１０８を介し
て与えられるＶビットがアンド回路８０６に与えられる
。隔理稍結果により分岐ＧＯと予測されたときこの事実
を示す信号が７リノプフロツプ８０２にセットされる。

このフリップフロップ８０２の出力がＩｌ′で実際の分
岐命令を実行した結果が分岐Ｎ０ＧＯであれはアンド回
路８０５から予測ＧＯ失敗信号１２３が生成される。前
記フリップフロップ８０１の出力が１１１で分岐命令の
実行結果がＧＯであればアンド回路８０４から予測Ｎ０
ＧＯ失敗信号１２４が生成される。さらに該信号１２４
と前記予測ＧＯ失敗信号１２３との論理和がオア回路８
０９から予測失敗信号１１２として生成される。

第１図および紀１１図を参照すると、分岐情報レジスタ
４１９（Ｑ几３）の分岐先アドレス部には前記命令アド
レス変換回路４０２から新たに生成される分１１１ａ先
アドレスがセッートされる。また前記分岐（ｆｆ　Ｉｆ
？レジスタ４１９（Ｃ）几３）の分岐命令１３ｃｌのア
ドレス部の内容と該分岐命令ＨＣ１自身の命令語長部の
内￥〒′とがアドレス生成回路４２１によシ加豹され分
岐Ｎ０（ＪＵ　９Ｕ１１の命令の命令アドレスが生成さ
れる。

ぞして分岐命令１３Ｃ１の実際の実行によシ分岐ＧＯナ
ラば前ＮＣ分岐’Ｉ’ｈ’４レジスタ４１９　（ＱＩＬ
３）　カら脚１１５を介して力先られる分岐先アドレス
部の出力〈１月〉姑か分岐Ｎ０ＧＯならは脚１１６を介
して力えられる前記アドレス生成回路４２１の出力〈Ｂ
２〉がガＶ担′回路４２２により選択される。前記分岐
命令ＢＣ１の予測失敗信号１１２が予測確認回路４２１
から発生したとき該選択回路４２２の出力（Ｊ）　１　
）が１ｔ１３を介してレジスタ４２３（〜Ｖｌりにセッ
トされる。

一方、分岐１１１１報レジスタ４１９（Ｑ几３）の分岐
命令のアドレス＜ＨＣＩ＞は信号線１１４を介して命令
アドレスレジスタ４１１　（ＩＡＲ）にセットされる。

このアドレス←１、該分岐命令に対応する分岐ヒストリ
テーブル４１０（ＢＨＴ）の更新のため線１０１を介し
て該テーブル４１０にライトアドレスとして供給される
。前記予測失敗信号１１２の出力が７リツプフロツプ４
２５に支えられ、この出力が指示パルスとして線１１９
を介してテーブル４０１に与えられる。この出力に応答
して分岐命令の次の命令先取９時のための分岐予測ＩＦ
ｉ　郭の更新が行なわれる。この更新は本実施例では予
ｆｉｉｌｌ　Ｎ（ＪＣｉＯ失敗のとき前記レジスタ４２
３（ＷＲ）に保持される新たな分岐先アドレスで行なわ
れ、予ｌ１ｌ１１００失敗のときはＶビットをリセット
するように行われるが分岐予測情報の更新におけるアル
ゴリズムを用いて他の方法によシ行なっても差しつかえ
ない。

予測失敗したとき予測側に後わ１．する命令の動作はす
べてキャンセルされ、前ｔ４［’ｈレジスタ４２３（Ｗ
Ｒ）に保持される新たなリクエストアドレスが分岐ヒス
トリテーブル４１０　（１３１−ＩＴ）の更新後に命令
アドレスレジスタ４１ｌ（ＩＡＲ）に供給され改めて命
令の取出しが開始される。

第１２図を参照すると、前記命令先取９制御回路４２４
はフリップフロップ１２０１、真偽回路１２０２−１２
（１４およびアンド回路１２０５から４’ｆ／？成され
ている。ｌＪ’ｌ　％２フリップフロップ１２０１は前
記予測失敗信号１．１２を１マシンザイクル保持するた
めのフリップフロップである。この回路４２４の出力は
アドレスレジスタ４１１の前段にあるセレクタの７〉。

じ択指示信号となる。この選択指示信号は、前記命令ア
ドレス加ｎ回路４１２の出力、前記レジスタ４２３の出
ツバ前記テーブル４１０の出ブハおよび分岐（’ｆ’ｊ
報レジスタ４１９の出力のうちのどれを選択するかを指
示するための信号である。

なお、この命令先取シ１仙御回路４２４の制御により分
岐予測が的中したときには後述する第１６図の命令処理
が行なわれ、分岐予測が失敗したときには後述する第１
７図の命令処Ｖ１１が行なわれる。

前記命令アドレス加算回路１１は線１０６を介してＬ３
１］Ｔ−、Ｉｌｌ’ｌ’情号が出力されないとき分岐Ｎ
（ＪＯＯ側の命令の先取りを行うためのアドレス生成７
を行う。このときアドレスは実アドレスで加算が行われ
るために、例えば、ページングを行うコンピュータシス
テムにおいて前記アドレス加ηがページ境界を越えた場
合アドレス変換を改めてやり直す必要が生じる。

このために前記命令アドレス加算回路１１にページ境界
越え検出回路を設は該検出回路によりべ乞 一ジ境界越ちが生じた場合信号＃Ｉ！Ｌ１１によシ命令
アドレス生成回路１を起動し命令先取り動作を改めて命
令アドレス生成回路（ＬＡ）４０１及び命令アドレス変
換回路（ＩＴ）４０２から行うｉし制御すればよい。

ここで問題となるのはあらたに分岐ヒストリテーブルＢ
Ｈ１’４１Ｑに前記命令アドレス（Ｉ’ｌ報をＩＸ録す
るとき既存のどの部分に格納された命令アドレス情報を
追い出すかである。

この方法としては使われた順序、すなわち最も古く使わ
れたものから雁１に追い出ず法ＬＲＵ（Ｌｅ−ａｓｔ　
Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ）　、情報が入ったｌ１ｌ
ｒｊ序、すなわち最も古く入ったものから順に追い出す
方法ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｈ　Ｆｉｒｓｔ　０ｕｔ
）　等があるがどちらを用いてもよい。

発明の効用 次に本発明の効−！４．１−を第１３図から第１７図を
参照しながら訂却１に説明する。

第１３図を参照すると、命令の処理は一般的に次の８つ
の処１ｊｌ単イ）ンに分けられる。

（＋）ＩＡスデージ：実行すべき命令の命令アドレス（
論理アドレス）か生成される。

（２）ＩＴステージ：生成された命令アドレスのアドレ
ス変４ｆ・１が行われる。

（３）ＩＣステージ二汲換された命令の実アドレスで記
憶装部から命令が読出される。

（４）　Ｉ　Ｄステージ：訊、出された命令が触読さノ
上る。

（！’ｉｌ　Ｕ　Ａステージ二角２ｆ抗された命名のオ
ペランドアドレス（論理アドレス）が生成される。

（Ｑ）　ＯＴステージ：生成されたオペランドアドレス
のアドレス変換が行なわれる。

（力ＯＣステージ：変換されたオペランドの実アドレス
でＮＩＪ　’１９、装置ｆ２ＱからオペランドがＨ元高
される。

（８）ＥＸステージ：命令が実行される。

上述のＩＴステージおよびＯＴステージのアドレス変捜
においてアドレス変換バッファＦＧけ必要な変換テーブ
ルが該アドレス変換バッファに存在すれば上記アドレス
変換処理１ａ：高速に実行し得る。また、上述のＩＣス
テージおよびＯＣステージの命令およびオペランドの訪
、出し動作において主記憶装置のデータの一部の写しを
保持するキャッシュメモリを設は必要な命令およびオペ
ランドが該キャッシュメモリに存在ずればＩＣステージ
およびＱＣステージの処理は高速に行いうる。情報処理
／ステムは上述の各処理単位に対応したリソースを必ず
しも有する必要はない。しかし、説明の簡単のためにこ
こでは各処理単位にその機能を果す回路があるものとす
る。上；２１Ｓのｌ’ｌ’、Ｏ’ｌ’およびＩＣ，ＱＣ
の各ステージの面速処坤が■」能なとき複数の命令の処
理の流れを無駄なく実イ■する８段のパイプライン制御
が可能である。

このときの分岐命令を含む命令の処理の流れを第１４図
および第１５を参照しなから説明する。

第１４図は分岐命令の命令先取りにおいて前述のすべて
のｆ）（ｌ１４１（ｒＪ：　”　（ＪＯ’であると予測
した場合の命令の処理の流１れを示す。すなわち、命令
ＡＱは分１１成命令１３　Ｃの分１１１ｉ’２条ｆ′１
を決定する命令で該分岐条件す」：命令ＡＯの実イｊ結
果すなわち、時刻ｔ７において決定さカフる。分岐命令
ＢＣは時刻ｔ４におい色♀ て午１ｆｊｌされると命令アドレスの生成回路を用いて
分岐先６令Ｂ１のアドレスを生ルｙ、シ以？＝Ｂ１命令
を先１１ｙすするようにす・１１作する。時刻ｔ２．ｔ
３、およびｔ４には分岐ＮＯ（，１（Ｊ側の後転命令Ａ
Ｉ、Ａ２．およびＡ３の命令先取りのためのアドレス牛
ｋが開始される。時刻ｔ６およびｔ７にけ手助１動作と
しての分岐（）０佃のにｌ　％ｊＬ命令Ｂ２およびＢ３
の命令先ｊ４シり動作かｖ１１始される。時刻ｔ７にお
いて分岐条件の判定結果により、時刻ｔ８以トイは」Ｉ
−シい命令の処ν（１のｊｉ＋１れに従って処理が絹；
続される。

この用台、分岐命令の出現によるパイプラインのロスサ
イクル−、 予１ｆｔｌｌ的中（分岐０（Ｊ）のとき　　　３ザイク
ル予測失敗（分岐Ｎ０ＯＯ）のとき　　　３サイクルで
ある。

分岐ＧＯ率γ、予測的中率αとしたときとの場合γ＝α
であり予測的中率は５分５分である。従ってγ＝α＝０
５であり１分岐命令光り平均的なロスサイクルは ３×γ＋３×（１−γ）＝３サイクル である。

一方第１５図は分岐命令の命令先取りにおいて前述の同
じ分岐命令の過去の結果に基ついて予測を行った場合の
命令の処理の流れを示す。すなわち、分岐命令ＢＣは、
時刻ｔ４において角゛日ノ１されるとともに分岐命令の
アドレステーブルを探索しその有無によるかもしくは分
岐指示フラグの指示の予測により、分岐ＧＯ側の命令Ｂ
１を先取りするか分岐Ｎ０ＧＯ側の命令ＡＩを先織りす
るかを決定する。′前回と同様に時刻ｔ２．ｔ３および
ｔ４には分岐Ｎ、ＯＧＯ側の後続命令Ａ１．Ａ２、およ
びＡ３の命令先取りのだめのアドレス生成が開始される
。

時刻ｔ６およびｔ７には予測による命令先取りの後続命
令Ｂ１およびＢ２もしくはＡ４およびＡ５の命令のアド
レス生成が開始される。時刻ｔ７において分岐条件の判
定結果により時刻ｔ８以降は正しい命令の処理の流れに
従って処理が継続される０ この場合分岐命令の出現によるバイグラインのロスサイ
クルは 分岐ＧＯと予ｊｉｌｊ　ｌ、て的中したとき３ザイクル 分岐Ｎ（Ｊ（ＪＯと予ｆｌ＋！Ｉ　して的中したとき０
ザイクル 分岐ＧＯと予ｄ用して失敗したとき ３ザイクル 分岐Ｎ（ＪＧ（Ｊと予…りして失敗したとき６サイクル である。任って、分岐ＧＯ率γ＝０．５予側的中率α＝
０８と仮定したとき１分岐命令光りの平均的なロスサイ
クルｔ」、 ３・γ・α十〇・（ｌ−γ）α＋３γ（ｌ−α）＋６　
（１−γ）（ｌ−α）＝２１サイクル を得る。

彷ってこの従来の発明は同じ分岐命令の過去の結果に基
ついて予測を行った。ｔ！：４合高い予測的中率を得る
という原理を用いることにより常に分岐００と予測する
第１４図に示す処理に比べ紙分の改良がみられる。しか
しこの改良された発明においてもだとえ予測的中時分岐
ＧＯの場合に、依然として３サイクルのロスサイクルを
少することになりこれ以上短縮できない。従って分岐命
令が牛した場合だとえ予１ｔｌｌ　ｉ：的中してもロス
サイクルを生じることになる。

鎮、１６図および第１７し１は本発明による命令の処理
の流れを示している。

本発明における命令の処理単位ＩＣステージ番」、命令
を記憶装置から読出す機能の他ＶＣ１分Ｉ１１・□・ヒ
ストリテーブルを索引し読出される命令のアドレスが該
分岐ヒストリテーブルに灯録されているか否かを検出【
７、登録されていれＶよ対応する分岐１ｉ’を報を抗出
し、登録されていなりれｄ−後わｔ二命令り命令先取り
のだめのアドレスを生成するわ・を能を有する。

ｄ”ｈ　１６図およびＰ’ｌ’Ｎ７図を参照すると、分
岐命令１３　Ｃの時刻ｔ１における動作は次のようにし
て行なわれる。オす、該分岐命令Ｊ３Ｃが命令キャッシ
ュメモリからδ’；ｒ、出されると同時に分岐ヒストリ
テーブルが索引さｉする。該分岐命令ＢＣの命令アドレ
スが登録されていれば対応する分岐情報力棉五出される
。該分岐１’Ａ報を分析した結果、分岐ＧＯ１１１ｊの
予ｉＨ１として該分岐１＾報中に含首れる分岐先アドレ
スにより分ｉ時先命令Ｂ１の命令光Ｊ’ｆｌｌりを開始
するかもしくＱ、１、分岐Ｎ０ＧＯ佃の予測１として分
岐Ｎｏ（ＪＯ（ｆｉｌｌの命令Ａ−］の命令アドレスを
生成して命令Ａ１の先１１Ｖ、　、ｊＪ全開始するかが
決定される。以降時刻ｔ５ＪでＱ」、前記分岐命令ＨＣ
の−１・側期間であり予１１１１＋仙の後糸左イ１１令
か先取りされ時刻ｔ５において分岐条件が決２［シされ
る。予測的中時には第１６図に示すようにパイプライン
の流れｄ、乱れを生ず１７図に示すように４−÷眸鉢で
前記分岐ヒストリテーブルの更新を行ったしに正しい命
令の流れから命令の取出しを行うように制御される。こ
の場合分岐命令の出現によるパイプラインのロスザイク
ルは 予測が的中したとき　　０サイクル 予測が失敗したとき　　５サイクル である。手助ｌ的中率αはこの場合分（口・シ方向だけ
でなく分岐先アドレスをも予測することから分岐方向だ
けの予測に比べ若干低くなるがその割合は微々たるもの
である。従って、予ｄ１ｊ１的中率α＝０８として１分
岐命令当りの平均的なロスザイクルは０・α＋５・（ｌ
−α）＝１ヤイクル となり従来技術に比べて格段に改良される。

この発明では、分岐命令のアドレスと直外１（１シ命令
の分岐先アドレスを含む分岐情報とを夕・１にして記憶
する分岐ヒストリテーブルを命令光１１ゾり時に索引す
る。このあとで前記分岐先アドレスで次の命令先取りを
行わせしめることにより命令の力（ＶＶ“１゜を行うこ
となく前記分岐ヒストリテーブルの記述に従って命令語
を先散りすることができる。このことによｐ本発明は該
分岐ヒストリテーブルの紀プ１Σが正しい場合に限シ命
令バッファには命令の実行の経路に１／ｒ：った命令の
待行列を形Ｊルアせしめ、悌η］・）処理システムのパ
イプライン制御における分岐命令の実行をロスザイクル
をともなうことなく行なうことができるという効果があ
る。

【図面の簡単な説明】

第１図−木ヅ１′、明の一丈ｈｆｌｉ例を示す図、第２
図は分１１１＝’＜ヒストリテーブルのｉｌ”細な４１
ｑ成を示す図、第：３図は！８２図のｓｌ、：　ｌｊｊ
川５用Ｑｌおよび６０１の記憶形式を示す図、第４図は
第２図のテスト回路５０３−５０６の詳細な構成を示す
図、第５図は命令語の構成を示す図、第６１＊ｌ　ｒ、
！、第２図のブライオリティ回路５０７のＨ１細な構成
を示す図、第７図（ｌ−１，第１図のレジスタ４１７−
４１９の格納形式を示す図、第８図は第１図の予ａ＋１
罰ＩＣ認回路４２０の詳細な構成を示す図、第９１２１
は第１図の命令語１，１１回路４０８における命令と分
岐ヒストリテーブル４１０における分岐１内報との対応
関係をｄ兄明するための図、第１Ｏ図は第９図のテーブ
ル４１０による命令先取り動作を説明するための図、第
１１図は予γ１１１１失敗時における命令光Ｊｌ／り動
作開始までの動作を訃明するための図、！￥１２図附、
第１図の命令光１１ソ９制御回路の詳細な構成を示す図
、第１３図は命令の処理のｂｌｌ−れの概νを示す図、
第１４図および第１５図は従来の予測方式を用いた命令
の処すの流れを示す図、第１６図は本発明において、分
１１１長命令の予測１が的中したときの命令の処理の流
れを示す図、および第１７図は本発明において分岐命令
の予測が失敗したときの命令の処理の流れを示す図であ
る。 第１図から第１７図において、４０１・・・・・・命令
アドレス生成回路、４０２・・・・・・命令アドレス変
換回路、４０３・・・・・・命令解読回路、４ｏ４・・
・・・オペランドアドレス生成回路、４０５・・・・・
・オペランドアドレス変換回路、４０６・・・・・・オ
ペランド面４出し回路、４０７・・・・・・命令実行回
路、４０８・・・・・・命令記憶回路、４０９・・・・
・・命令バッファ、４１０・・・・・・分岐ヒストリテ
ーブル（川ＪＴ）、４１　］・・・・・・命令アドレス
レジスタ（ＩＡＲ）、４１２・・・・・・命令アドレス
加ｑ回路、４１３・・・・・・分岐情報バッファ、４１
４・・・・・・命令整列回路、４１５・・・・・・分岐
情報切換回路、４１６・・・・・・分山ν情幸１をレジ
スタ（ＱＩＬＯ）、　４１７・・・・・・分岐ｌ１１１
報レジスタ（Ｑｌｌ、１　）％　　４１　ｓ・・・・・
・分岐情報レジスタ（Ｑ几２）、４１９・・・・・・分
岐情報レジスタ（咄３）、４２０・・・・・・予？１ｌ
ｌＩ確認回路、４２１・・・・・・アドレス生成回路、
４２２・・・・・・選択回路、４２３・・・・・・レジ
スタ（Ｗｌす、４２４・・・・・・命令先取りｔｌｉ制
御回路、４２５・・・・・・ノリツブ７０ツノ、５０１
，５０２・・・・・・記１、ｃｆ部、５０３，５０４，
５０５，５０６・・・・・・テスト回路、５０７・・・
・・・プライオリティ回路、５０８・・・・・・選択回
路、５０９・・・・・オア回路。 イいＩ）１人　弁理士　　内　原　　　晋第　１　区 珈Ｔ、ＡＡｏ　（？Ｑ−３θジ＝ ＢＨＴ−ＡＡｏ（：　２ｑ−３０）　−ＢＨｒ−ＡＡ　
　ｔ　（二２ｔＩ−３０）Ｂ／−ＩＴ　ｌ−１１Ｔ　／ 第　５　区 ＢＨ’ｒ−ＡＡ　ｒｌ（：　２ｑ−３０ジＢＨＴ’ＨＩ
Ｔｎ 第１）図 ｑ口／／７ 鳩　／Ｉ　　区 第　７２区 ３８７− ’ｔｏｌ　ｔｒｌ　　？：’２１　ｔ３１　ｔ４１ｔｓ
ｌｔａ１ｔｔＩ　ｔＢ１第　／４図

Claims (1)

1. 【特許請求の範囲】 情報処理システムにおける命令先取り装動において、 分岐命令のアドレスを指定する１＾件と該分岐命令の分
   岐先アドレスを含む分岐情報とを対にして複数対記憶す
   る分岐ヒストリテーブル手段と、命令先取り侃ｊ作を行
   う際に該命令先取り動作にいるか否かを４１・ｉべる点
   検手段と、該点検手段による登録の判明に応答して前記
   分岐ヒストリテーブン竪ら対応する分岐情報を胱出し該
   分岐１１（件に従って命令先取り動作を細２続せしめる
   よう制御する命令先取９制御手段とを俯えたことを特徴
   とする命令先取り装置。