JPS5983432A - 信号送受信回路 - Google Patents
信号送受信回路Info
- Publication number
- JPS5983432A JPS5983432A JP57193230A JP19323082A JPS5983432A JP S5983432 A JPS5983432 A JP S5983432A JP 57193230 A JP57193230 A JP 57193230A JP 19323082 A JP19323082 A JP 19323082A JP S5983432 A JPS5983432 A JP S5983432A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- signal
- delay
- data signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ信号をクロック信号と共に送受信する
回路に関する。
回路に関する。
第１図は、従来のこの種の回路例を示すブロック図であ
る。図の例は、比較的ダート遅延時間のばらつきが大き
いＬＳＩを使用したデータ蓄積のための送受信回路で、
ｌＰｌ路構路上成上送信回路らりきが受信回路よυ大き
い回路である。図において、Ｏ２０はクロック・ノ４１
ルス発振器、８−ＬＳＩは送信側の制御回路つまシ送信
回路、Ｒ，−ＬＳＩは受信側の制御回路つまヤ受信回路
、ＦＦはデータ蓄積用フリップ・フロップを示す。送信
回路５−ＬＳＩは、他回路から送信された原データ信号
ＤＯをクロック・・臂ルス発振器Ｏ８Ｃからの原クロツ
ク信号ＣＬＫＯに同期させ、第１データ信号Ｄ１及び第
１クロツク信号ＣＬＫＩに変換して受信側に送出する。
る。図の例は、比較的ダート遅延時間のばらつきが大き
いＬＳＩを使用したデータ蓄積のための送受信回路で、
ｌＰｌ路構路上成上送信回路らりきが受信回路よυ大き
い回路である。図において、Ｏ２０はクロック・ノ４１
ルス発振器、８−ＬＳＩは送信側の制御回路つまシ送信
回路、Ｒ，−ＬＳＩは受信側の制御回路つまヤ受信回路
、ＦＦはデータ蓄積用フリップ・フロップを示す。送信
回路５−ＬＳＩは、他回路から送信された原データ信号
ＤＯをクロック・・臂ルス発振器Ｏ８Ｃからの原クロツ
ク信号ＣＬＫＯに同期させ、第１データ信号Ｄ１及び第
１クロツク信号ＣＬＫＩに変換して受信側に送出する。
受信回路Ｒ−ＬＳＩは、これらの信号Ｄ１及びＣＬＫＩ
を第２データ及びクロック偏倚Ｄ２及びＣＬＫ２に変換
し、第２データ信号Ｄ２を第２クロツク信号ＣＬＫ２で
第３データ信号１）３としてＦＦに蓄積させる。
を第２データ及びクロック偏倚Ｄ２及びＣＬＫ２に変換
し、第２データ信号Ｄ２を第２クロツク信号ＣＬＫ２で
第３データ信号１）３としてＦＦに蓄積させる。
第２図は、第１図の例の動作説明用波形図である。第２
図人は正常なタイミングの動作状態を示し、第２図Ｂは
遅延が大きく正常なタイミングが得られない場合の状態
を示す。第２図人において、Ｔｌは送信回路５−ＬＳＩ
において生じた第１データ信号Ｄ１の原データ信号１）
Ｏに対する遅延時間、Ｔ４は同じ（Ｓ−ＬＳＩにおいて
生じた第１クロック信号ＣＬＫＩの原クロツク信号ＣＬ
ＫＯに対する遅延時間、Ｔ４−′ｒ１＝Ｔ２はその結果
中じた第１データ信号Ｉ）１に対する第１クロツク信号
Ｃ１，Ｋｌの遅れを示す。第１クロツク信号ＣＬＫＩは
、図のように原クロツク信号ＣＬＫＯを１／３に分周し
たものである。
図人は正常なタイミングの動作状態を示し、第２図Ｂは
遅延が大きく正常なタイミングが得られない場合の状態
を示す。第２図人において、Ｔｌは送信回路５−ＬＳＩ
において生じた第１データ信号Ｄ１の原データ信号１）
Ｏに対する遅延時間、Ｔ４は同じ（Ｓ−ＬＳＩにおいて
生じた第１クロック信号ＣＬＫＩの原クロツク信号ＣＬ
ＫＯに対する遅延時間、Ｔ４−′ｒ１＝Ｔ２はその結果
中じた第１データ信号Ｉ）１に対する第１クロツク信号
Ｃ１，Ｋｌの遅れを示す。第１クロツク信号ＣＬＫＩは
、図のように原クロツク信号ＣＬＫＯを１／３に分周し
たものである。
第２クロツク信号ＣＬＫ２は、第１クロック化号ＣＬＫ
Ｉを１／２に分周すると共に／４’ルス幅も１／２にし
たものである。第２データ色号Ｄ２も、凶に分周される
。受信回路）ｔ−ＬＳＩにおける第２データ侶号１）２
及び第２クロツク信＋＋ＣＬＫ２間の遅延差は、送信側
に比べると一般に小さい。第２データ信号ｌ）２が第２
クロツク信号ＣＬＫ２で蓄積される第３データ信号１）
３は、図のようになる。ただし、蓄積される＠３３デー
タ信】）３は、このほかに神々の形で取り出されること
があり、上述はその一例にすぎない。
Ｉを１／２に分周すると共に／４’ルス幅も１／２にし
たものである。第２データ色号Ｄ２も、凶に分周される
。受信回路）ｔ−ＬＳＩにおける第２データ侶号１）２
及び第２クロツク信＋＋ＣＬＫ２間の遅延差は、送信側
に比べると一般に小さい。第２データ信号ｌ）２が第２
クロツク信号ＣＬＫ２で蓄積される第３データ信号１）
３は、図のようになる。ただし、蓄積される＠３３デー
タ信】）３は、このほかに神々の形で取り出されること
があり、上述はその一例にすぎない。
これに対し、第２図］３のように、第１データ信号１）
１の原データ信号Ｄｏに対する遅延が送信回路５−ＬＳ
Ｉにおける構成素子のばらつきにより′ｒ１′のように
大きくなると、受信回路ｌｔ−ＬＳＩで第１データ信号
１）１及び第１クロツク信号ＣＬＫＩを受信して第２７
”−夕信号Ｄ２及び第２クロツク信号ＣＬＫ２に変換す
るとき、ＴＩ’ ） ＴＩのため、第２クロツク信号Ｃ
ＬＫ２に対し第２データ信号Ｄ２が第１データ信号Ｄ１
の遅延の影響で大きく遅延し、フリップ・フロンｆＦＦ
への蓄積タイミングがずれてしまい第２データ信号Ｄ２
の蓄積ができなくなる。
１の原データ信号Ｄｏに対する遅延が送信回路５−ＬＳ
Ｉにおける構成素子のばらつきにより′ｒ１′のように
大きくなると、受信回路ｌｔ−ＬＳＩで第１データ信号
１）１及び第１クロツク信号ＣＬＫＩを受信して第２７
”−夕信号Ｄ２及び第２クロツク信号ＣＬＫ２に変換す
るとき、ＴＩ’ ） ＴＩのため、第２クロツク信号Ｃ
ＬＫ２に対し第２データ信号Ｄ２が第１データ信号Ｄ１
の遅延の影響で大きく遅延し、フリップ・フロンｆＦＦ
への蓄積タイミングがずれてしまい第２データ信号Ｄ２
の蓄積ができなくなる。
そこで、従来よりかかる欠点を改善するためタイミング
調整手段が考えられてきた。第３図は、その−例を示す
ブロック図である。図において、第１図と対応する部分
には同一の符号を付しである。Ｄは、第１クロツク信号
ＣＬＫＩを遅延させるための遅延回路である。第２図Ｂ
のような場合には、フリツノ・フロン７°ＦＦにデータ
蓄積を正常に行なわせるには第１クロツク信号ＣＬＫＩ
をＴ３に相当する時間だけ遅延させればよいことが分か
る。
調整手段が考えられてきた。第３図は、その−例を示す
ブロック図である。図において、第１図と対応する部分
には同一の符号を付しである。Ｄは、第１クロツク信号
ＣＬＫＩを遅延させるための遅延回路である。第２図Ｂ
のような場合には、フリツノ・フロン７°ＦＦにデータ
蓄積を正常に行なわせるには第１クロツク信号ＣＬＫＩ
をＴ３に相当する時間だけ遅延させればよいことが分か
る。
ゆえに、遅延回路りにおいて第１クロツク信号ＣＬＫ１
をＴ３相当時間だけ遅延させて遅延第１クロツク信号Ｃ
ＬＫＩ’を作シ、これを受信回路Ｒ−ＬＳＩに送出させ
てフリップ・フロン７’ＦＦへのデータ蓄積を可能とし
ている。しかし、この方法では、第１データ信号Ｄ１及
び第１クロツク信号ＣＬＫ１のいずれを遅延はせればよ
いか不明であシ、また遅延させるべき時間′Ｐ３も５−
ＬＳＩ及び）Ｌ−、ＬＳＩの構成素子のはらつきによシ
変化して一定でないので、その都度適当な遅延時間を有
する遅延回路りを挿入するのに時間を要する欠点がある
。
をＴ３相当時間だけ遅延させて遅延第１クロツク信号Ｃ
ＬＫＩ’を作シ、これを受信回路Ｒ−ＬＳＩに送出させ
てフリップ・フロン７’ＦＦへのデータ蓄積を可能とし
ている。しかし、この方法では、第１データ信号Ｄ１及
び第１クロツク信号ＣＬＫ１のいずれを遅延はせればよ
いか不明であシ、また遅延させるべき時間′Ｐ３も５−
ＬＳＩ及び）Ｌ−、ＬＳＩの構成素子のはらつきによシ
変化して一定でないので、その都度適当な遅延時間を有
する遅延回路りを挿入するのに時間を要する欠点がある
。
本考案は、上述の欠点を解消するため、送信回路から出
力されるデータ信号とクロック信号のいずれか一方が常
に遅れるようにすると共に可変遅延手段を用いて、タイ
ミングのばらつきの大小にも自由に対処できるようにし
たものである。以下、図面によシ本考案を具体的に説明
する。
力されるデータ信号とクロック信号のいずれか一方が常
に遅れるようにすると共に可変遅延手段を用いて、タイ
ミングのばらつきの大小にも自由に対処できるようにし
たものである。以下、図面によシ本考案を具体的に説明
する。
第４図は、本考案の実施例を示すブロック図である。図
において、■）Ｆは１〕型フリツグ・フロップ、Ｄ′は
遅延時間調整端子を有する遅延回路、ＴＡ〜ＴＤはその
遅延時間調整端子である。ＴＡ−ＴＢ接続時は遅延時間
が最小、’［”Ａ−ＴＯ接続時は遅延時間が中、ＴＡ−
ＴＩ）接続時は遅延時間が最大という風に、調整端子は
なるべく多数設けるを可とする。
において、■）Ｆは１〕型フリツグ・フロップ、Ｄ′は
遅延時間調整端子を有する遅延回路、ＴＡ〜ＴＤはその
遅延時間調整端子である。ＴＡ−ＴＢ接続時は遅延時間
が最小、’［”Ａ−ＴＯ接続時は遅延時間が中、ＴＡ−
ＴＩ）接続時は遅延時間が最大という風に、調整端子は
なるべく多数設けるを可とする。
第５図は、第４図の例の動作説明用波形図である。
いま、’［’Ａ−ＴＣ接続としたときの遅延時間をＴ５
とすると、原クロツク信号ＣＬＫＯは遅延回路Ｄ′でＴ
５だけ遅れて遅延原クロツク信号ＣＬＫＯ’となる。Ｄ
型フリツゾ・フロン７°ＤＦは、第１クロツク信号ＣＬ
ＫＩと遅延原クロツク信号ＣＬＫＯ’を受けて遅延第１
クロツク信号ＣＬＫ１’を生じる。この遅延第１クロツ
ク信号ＣＬＫＩ’は第１クロツク信号Ｃ’ＬＫＩよシ時
間Ｔ２′だけ遅れている。受信回路ｌｔ−ＬＳＩで、第
１データ信号Ｄ１は第２データ佃゛号Ｄ２に、遅延第１
クロツク信号ＣＬＫ １’は第２クロツク信号ＣＬＫ２
に変換されるので、図のように、第２データ信号Ｄ２は
第２クロツク信号ＣＬＫ２によってフリップ・フロン７
″ＦＦへの蓄積が可能となる。すなわち、−送信回路５
−ＬＳＩにおいて、第１データ信号Ｄ１が原データ信号
ＤＯに対し第２図ＢのようにＴ１′と大きく遅れても、
第１クロツク信号ＣＬＫ １をＴ２′尼は遅延させるこ
とによシデータ蓄積が可能となる。
とすると、原クロツク信号ＣＬＫＯは遅延回路Ｄ′でＴ
５だけ遅れて遅延原クロツク信号ＣＬＫＯ’となる。Ｄ
型フリツゾ・フロン７°ＤＦは、第１クロツク信号ＣＬ
ＫＩと遅延原クロツク信号ＣＬＫＯ’を受けて遅延第１
クロツク信号ＣＬＫ１’を生じる。この遅延第１クロツ
ク信号ＣＬＫＩ’は第１クロツク信号Ｃ’ＬＫＩよシ時
間Ｔ２′だけ遅れている。受信回路ｌｔ−ＬＳＩで、第
１データ信号Ｄ１は第２データ佃゛号Ｄ２に、遅延第１
クロツク信号ＣＬＫ １’は第２クロツク信号ＣＬＫ２
に変換されるので、図のように、第２データ信号Ｄ２は
第２クロツク信号ＣＬＫ２によってフリップ・フロン７
″ＦＦへの蓄積が可能となる。すなわち、−送信回路５
−ＬＳＩにおいて、第１データ信号Ｄ１が原データ信号
ＤＯに対し第２図ＢのようにＴ１′と大きく遅れても、
第１クロツク信号ＣＬＫ １をＴ２′尼は遅延させるこ
とによシデータ蓄積が可能となる。
この遅延時間Ｔ２′は、遅延回路Ｄ′の調整端子を選択
することによって得ることができる。
することによって得ることができる。
上記の例では、第１データ信号１）１が第１クロツク信
号ＣＬＫ１よシ遅れる場合、すなわちＴＩ’＞Ｔ４の場
合について説明したが、反対にＴｘ’ ＜ Ｔ４の場合
は、上記の遅延回路１）′及びＤ型フリツノ・フロップ
ＤＦより成る如き可変遅延手段によシ第１データ信号］
）１の方を遅らせるようにすればよい。したがって、送
信回路８−ＬＳＩを構成する際、第１データ信号′Ｄ１
及び第１クロツク信号ＣＬＫＩのいずれか一方の遅延時
間を他方よシ常に長くなるように決めておけば、上記の
ような遅延手段を常に一定の位置に挿入すればよいこと
になる。
号ＣＬＫ１よシ遅れる場合、すなわちＴＩ’＞Ｔ４の場
合について説明したが、反対にＴｘ’ ＜ Ｔ４の場合
は、上記の遅延回路１）′及びＤ型フリツノ・フロップ
ＤＦより成る如き可変遅延手段によシ第１データ信号］
）１の方を遅らせるようにすればよい。したがって、送
信回路８−ＬＳＩを構成する際、第１データ信号′Ｄ１
及び第１クロツク信号ＣＬＫＩのいずれか一方の遅延時
間を他方よシ常に長くなるように決めておけば、上記の
ような遅延手段を常に一定の位置に挿入すればよいこと
になる。
第６図は、本考案の他の実施例を示すブロック図である
。本例は、本考案を同様々構成の２回線に適用した場合
を示し、遅延回路１）′を共通に使用するようにしたも
のである。これによれば、受信側が複数で各受信回路に
ばらつきがある場合でも、ばらつきの大小によシ適宜遅
延時間を調整すれば共通の遅延回路Ｄ′によって簡単に
正常のタイミングを得ることができる。
。本例は、本考案を同様々構成の２回線に適用した場合
を示し、遅延回路１）′を共通に使用するようにしたも
のである。これによれば、受信側が複数で各受信回路に
ばらつきがある場合でも、ばらつきの大小によシ適宜遅
延時間を調整すれば共通の遅延回路Ｄ′によって簡単に
正常のタイミングを得ることができる。
なお、本考案に用いる可変遅延手段は、必ずしもＤ型フ
リツゾ・フロッグ及び調整端子付き遅延回路より成るも
のに限定されない。
リツゾ・フロッグ及び調整端子付き遅延回路より成るも
のに限定されない。
以上説明したとおり、本考案によれば、データ信号をク
ロック信号と共に送受信する回路において、送゛信回路
及び受信回路に動作遅延時間のばらつきがあっても、簡
単にタイミングを調整することができる。
ロック信号と共に送受信する回路において、送゛信回路
及び受信回路に動作遅延時間のばらつきがあっても、簡
単にタイミングを調整することができる。
第１図は本考案の対象とガる送受信回路の例を示すブロ
ック図、第２図はその動作説明用波形図、第３図は従来
のタイミング調整手段の例を示すブロック図、第４図は
本考案の実施例を示すブロック図、第５図はその動作説
明用波形図、第６図は本考案の他の実施例を示すブロッ
ク図である。 ５−ＬＳＩ・・・送信回路、Ｒ−ＬＳＩ・・・受信回路
、ＤＯ・・・データ信号、ＣＬＫＯ・・・クロック信号
、Ｄｌ・・・送信回路から出力されるデータ信号、ＣＬ
Ｋｌ・・・送信回路から出力されるクロック信号、Ｄ’
、ＤＦ・・・可変遅延手段。
ック図、第２図はその動作説明用波形図、第３図は従来
のタイミング調整手段の例を示すブロック図、第４図は
本考案の実施例を示すブロック図、第５図はその動作説
明用波形図、第６図は本考案の他の実施例を示すブロッ
ク図である。 ５−ＬＳＩ・・・送信回路、Ｒ−ＬＳＩ・・・受信回路
、ＤＯ・・・データ信号、ＣＬＫＯ・・・クロック信号
、Ｄｌ・・・送信回路から出力されるデータ信号、ＣＬ
Ｋｌ・・・送信回路から出力されるクロック信号、Ｄ’
、ＤＦ・・・可変遅延手段。
Claims (1)
- データ信号とクロック信号が与えられて動作する送信回
路と、この送信回路から出力されるデータ信号とクロッ
ク信号によってそれぞれ制御される受信回路とを有する
信号送受信回路において、上記送信回路は、その構成素
子の特性から生じる動作遅延時間のばらつきの最大値に
基いて上記出力信号のうち一方の遅延時間を他方の遅延
時間より常に長くなるように檜成し、この他方の出力信
号を可変遅延手段を介して上記受信回路に入力するよう
にした信号送受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193230A JPS5983432A (ja) | 1982-11-02 | 1982-11-02 | 信号送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193230A JPS5983432A (ja) | 1982-11-02 | 1982-11-02 | 信号送受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5983432A true JPS5983432A (ja) | 1984-05-14 |
Family
ID=16304483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193230A Pending JPS5983432A (ja) | 1982-11-02 | 1982-11-02 | 信号送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983432A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5299702A (en) * | 1976-02-18 | 1977-08-22 | Hitachi Ltd | Circular serial data transmission device |
-
1982
- 1982-11-02 JP JP57193230A patent/JPS5983432A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5299702A (en) * | 1976-02-18 | 1977-08-22 | Hitachi Ltd | Circular serial data transmission device |
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