JPS5979494A - Ｅｐｒｏｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 コノ発明は、ＭＯＳ　Ｆ　ＥＴ　（絶縁ゲ−１・型電界
効果ｌ−ランシスタ）で構成されたＩＥ　Ｐ　ＲＯＭ　
（：Ｉ−し・りｌ−リカリ・プし］クラマブル・リー１
−・オンリー・メモリ）装置に関する。

Ｆ’ＡＭｏｓ　　（ソしＪ−ティフク・アノ＼ランシュ
インソエクションＭ　ＯＳ　Ｆ　Ｅ　Ｔ　’）のような
半導体素子を記憶素子（メモリセル）とするＥＰＲＯＭ
装置か公知である。

−１記Ｉ＜　ｌ）　ＲＯＭ装置において、不充分に制御
されノご７４込ｅ７ｊ電月−によってＦＡＭＯ３ｌ−ラ
ンソスタのｌし一イン接合にアバランシェ降伏が生じた
場合番、冥ソｌ：Ｉ−ティングゲートに予め刈込まれた
情報、ずなわＩ：）電イ’＋：ｉが減少もしくは消滅さ
せられてしまうことを防止Ｊ−るため、ツェナータイオ
ー）・又はＭ　ＯＳ　Ｊａ抗を使用して基準電圧を形成
して、この基準電圧に基づいて制御された書込み電圧を
ｉ′４るごとか考えられている。

この場合、読め出し動作時において、上記基（１１電圧
から回ＩＩ！δの接地電位に電流がたれ流しになるので
消費電流か大きくなる。

７Ｆた、木１頭発明者は、」１記Ｅ　Ｆ　ＲＯＭ装置の
周辺回路をＣＭＯ３（相補型ＭＯ３）回路によって構成
することにより、その低消費電力化を図にとを考えた。

この場合、上記刈込み回路には常時電流が流れるもので
あるので、上記ＣＭＯ３回路化にあたって、その消費電
流が無視できないばかりか、半導体基板に電流をたれ流
すものであるのでＣＭＯ３回路にランチアンプを生じさ
せる危険性が高くなってしまう。

この発明の目的は、低消費電力化をし１ったＥＰＲＯＭ
装置を提供することにある。

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。

以下、この発明を実施例とともに詳ｉｎ１に説明する。

第１図には、この発明の−・実施例の回路図か示されて
いる。

同図の各回路素子は、公知のＭＯ３半導体集積回路の製
造技術によって、ソリコンのような半導体基板−ヒにお
いて形成されろ。

このＥ　Ｐ　ＲＯＭ装置は、図示しない外部端子から供
給されるアドレス信号を受りるアドレスバッファを逓し
て形成された相補アドレス信号冒か７ルスデコークＸ−
ＤＣＲ，Ｙ−ＤＣＲに人力される。

アドレスデコーダＸ　−Ｄ　Ｃｌ？は、その相補アドレ
ス信号に従ったメモリアレイＭ−ΔＲＹのワード線Ｗの
選択信号を形成する。

アＩＬ・スデュノーダＹ−ＤＣＲは、その相補アトＬ・
スｆ８号に１７ＣつだメモリアレイＭ−ＡＲＹのデータ
綿りの選択信号を形成する。

１記ノモリアレイＩＶＩ−ＡＲＹは、その代表とし°ζ
示されている複数のＦＡＭＯＳトランジスタ（不揮発り
！１メモリ素子・・Ｍ　ＯＳ　Ｆ　Ｌ’　Ｔ　Ｑ　１〜
Ｑ６）と、ワ−１・線Ｗｌ、Ｗ２及びデータ線Ｄ１〜Ｄ
ｒ１とにより構成されている。

上記メモリアレイＭ−ＡＲＹにおいて、同し行に配置さ
れたＦΔＭＯ３）ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ　Ｅ
ｉ　）のコントロールケートは、それぞれ対応するソニ
ー１°線Ｗｌ　　（Ｗ２）に接続され、間し列に配置さ
れたＦＡＭＯ３Ｉ−ランシスタＱｌ。

Ｑ４へ・Ｑ３．Ｑ６のトレインは、それぞれ対応するデ
ータ線Ｄ１〜Ｄｎに接続されている。

そして、Ｉ−記ＦＡＭＯ５）ランジスクの共通ソーソ線
Ｃ８は、ディプレッション型ＭＯ３ＦＥＴＱ１０を介し
て接地されている。また、十記各デタ線Ｉ）　Ｉ　−Ｄ
　ｎば、カラム（列）選択スイッチＭ　ＯＳ　ＦにゴＱ
７〜Ｑ９を介して、共通データ線ＣＤに接続されている
。

この共通データ線ＣＤにセンスアンプＳＡの入力端子が
接続され、読め出し信号の増幅が行われる。そして、そ
の増＋１’ｉｉｉ出力は、図示しないデータ出力バッフ
ァＤＯＢを通して外部端子から出力される。

ごの実施例では、特に制限されないか、上記アドレスデ
コーダＸ−１）　ＣＲ、Ｙ−１つｃ　ｒ＜及びセンスア
ンゾＳＡ、データ出力ハノファＤ　０１３等のＩ；’；
１辺回路が公知のＣＭＯ３回路によって構成されている
。

そＵ７て、書込め回路は、その消費電流を小さくするた
め乙こ次のような回路構成とされる。

書込め用高亀圧端子Ｖｌ）１１にゲ−１−が接続された
ＭＯＳ　Ｆ　ＥＴＱ　１　］は、そのゲ　Ｉ−絶縁膜が
比較的厚い厚さのフィール１−絶縁膜により形成され、
そのソースが接地される。そして、このＭＯ３ＦＥＴＱ
ＩＩのトレインと上記高電圧端子ＶＩ）ｐとの間（こば
、特に制限されないが、高抵抗ポリソリコンにより形成
された負荷抵抗Ｒ１が設Ｌｊられてインハ　タｌ　Ｖ　
＋を構成する。

このインハ　タＩＶＩの出力は、通常の構造のＭＯ８Ｆ
ＩミＴ　Ｑ　＋　２と、上記同様な負荷抵抗Ｒ２とで構
成されノ、ニインハ−夕ＩＶ２の入力に伝えられる。

そり、　７　、基〆（１電圧発生回路Ｖｒ　−Ｇで形成
された書込／７１電月−Ｖｒｌ＋は、伝送ゲ−ＩＭＯ３
ＦＩＥ”「Ｑ１３をＪＩＪシて、ＭＯ５ＦＥＴＱＩ５の
ゲ−１・に印加される。−１−記伝送ゲー１−　Ｍ　Ｏ
Ｓ　Ｆ　Ｆ、　ＴＱ　］　３のケ−１・には、上記イン
バータＩＶ２の出力信すが印加される。１−記ＭＯ３Ｆ
ＥＴＱ１５のトレインと１−記ｉ１１＋電圧端子ｖｐｐ
との間には、ディブレ、ノづン型Ｍ　ｒ）　Ｓｌ・’　
ｒ、ｃ　Ｔ　Ｑ　１４で構成された電流制限」」、りが
設りられている。また、」二記ＭＯ３Ｆ＋三′１゛Ｑ１
５のゲ−１・と回路の接地電位との間には、Ｔ１１込め
テータ信司ｄｉｎと凋込み制御信号１との論理積信号を
・＼゛そりるＭＯＳ　Ｆ　ＥＴＱ　１６が設ｉノられ、
１′記Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ　１５のソースが上記共
通データ線ＣＩ）に接続される。

第２図に４Ｊ、上記ＭＯ５ＦＥＴＱＩ　１の＝一実施例
を示す概略素子構造断面図が示されている。

ｐ型乎導体基板１の表面にソースＳ、ドレインＤを構成
するｎ生型半導体領域が形成される。そして、トニ記ソ
ースＳ、　　ｌ−レインＴ）間の序導体基板１表面には
、比較的厚い厚さのフィール１．絶縁膜２が形成され、
ゲ−１・絶ｄｊＩ＋として用いられる。

このチー１〜絶１−ｉ：膜２十には、特にｉｉｌ咋ＩＪ
されないか、アルミニュウムで形成されたグー１電極Ｇ
が形成され、−１−記高電圧端子−Ｖｐｐに接続されろ
。上記チー１〜電極として、アルミニュウム層を用いる
場合には、例えば、高電圧＆ｌＡ’子用のボンディイン
クバ／１、の−・部をチー１−電極として用いろことが
できる。このように、フィール１糸色牟１ｌ１９２をチ
ー１−＃色縁股とするＭＯ３ＦＥ’ｒＱ１１のしきい値
電圧は、約１４ポルト稈度のｉ￥ＩＩ、　Ｌ、きい値電
圧を持つようにされる。

この実施例の壱込み回路の動作を、次に説明する。

書込め動作においては、」１記高電圧端子ｖｐｐには、
約２１ポルＩ−程度の高電圧が印加されイ、ので、Ｉ−
記ＭＯＳ　ｌ’　ＥＴＱ　１　］がオン状態になってイ
ンバータＩＶＩの出力をロウレベルにする。このロウレ
・・、ル出力を受りるインバータＩＶ２のＭＯ３１・゛
Ｉ尤′１゛（ゴ１２がオフ状態にされ、インバータＩＶ
２は、＋ｌ’ｉｉ電月一端−ｊ’−Ｖｐｐからの高電圧
を出力する。

し）こが−、て、この高電圧を受りるＭ　ＯＳ　ＦＥ　
Ｔ　Ｑ１３を介して」−記基準電圧発生回路Ｖｒｃ−Ｃ
；によって形成された基準電圧ＶｒをＭＯ３ＦＥＴＱＩ
５のゲ−１・に供給している。

今、■込め制御信汀宜がロウレベルの肖込め動作では、
居込めデータ信号ｄ　ｉｎｌこ従ってＭＯ３Ｆ　ｒＥ　
ＴＱ　］　６かオン／オフするのて、この吉込めデータ
ｄｉｎに従って共通データ線ＣＩ）には、上記Ｍ　ＯＳ
　Ｉ・”　＋マ：ＴＱＩ５のチー１−．ソースを介した
書込め電圧か供給される。

したがって、ト記アトレステコーダＸ　−１）　Ｃｒｌ
’　。

Ｙ　−ＤＣＩでにより選択されたＦＡＭＯ３Ｉ−ランン
スタにアバ・シンシブ−注入による書込め動作が行わ才
１．る。

また、３，７３．．７．出し動作においては、−１−記
宵込め用高電圧端子Ｖｌｌｌ）には、５ホル１−の電源
電圧Ｖｃｃ、か印加される。したがって、ＭＯ５ＦＥＴ
Ｑ］Ｉがオフ状態にされ、インバータＩＶｉの出力をハ
イレベル（Ｖｃｃ）にする。このハイし・ヘル出力を受
りるインバータＩＶ２のＭ　ＯＳ　ＦＥ　ｉ−Ｑ　１２
がオン状態にされ、その出力をロウレベルにする。この
ため、Ｍ　ＯＳ　ＦＥ１−Ｑ１０は、オフ状態にされる
。また、読め出し動作中では、制御信−７１かハイレベ
ルとなっているので、Ｍ　ＯＳ　Ｆ　＋’：　Ｔ”　Ｉ
：）、　１６がオン状態にされている。したがって、読
め出し動作において、上記Ｍ　ＯＳ　Ｆ　Ｆ、　ｉ’　
Ｑ　Ｉ　３がオフ状態にされているので、基準電汁発仕
回路ｖｒ−Ｇの出力から」Ｌ記オン扶辿のＭ　ｒ）　Ｓ
　ｒ”　ＩＥ　Ｔ　Ｑ　］　Ｇを通して直流電流がたれ
流しになるごとがないので低／ｌ！ｉ費電流化を実現で
きる。

この実施例では、ｕＬの出し動作中において、書込め回
路での直流電流のたれ流しが防１１できるとともに、書
込み動作中には、高電圧の印加を検出するインバータＩ
ＶＩでの泊％’？電流が小ざく出来ることより、その低
消費電力化を図ることができるつｉｌｒに、１−記周辺
回路をＣＭＯ３回路で構成した場合でも、その低消費電
力性を損なうことにならないはかりか、これに伴ってＣ
ＭＯ３回路でのラノチアソゾの危険性を低くすることも
できる。

この発明は、前記実施例に限定されない。

Ｌ記高電圧でリノ作するＭＯ３ＦＥＴＱ１２、Ｑ１０及
びＱ１０は、高耐圧化のために公知のスタック１ゲ−１
−構造とすることが好ましい。

また、−１，記基準電圧発生回路Ｖｒ　　Ｇは、ツェナ
ーダイオード、あるいはＭＯ３抵抗による電圧１（キ干
を利用するもの等種々の実施形態を採ることができる。

さらに、Ｅ　Ｐ　ＲＯＭ装置を構成する周辺回路の具体
的構成は、種々の実施形態を採ることができるものであ
る。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、高電圧検出用ＭＯ３ＦＩ”、ＴＱｌｌの一実施例を示
す概略構造断面図である。

Claims (1)

1. 【特許請求の範囲】 １、不＋ｉ１ｊ発１’ｌ半導体記憶素子をメモリセルと
   するノモリアし・イルひ、書込め用高電圧端子ｖｐｐか
   らの電圧を受け、そのデー１絶縁線股がフィール１絶縁
   股で構成された寄生ＭＯ３ＦＥＴＱＩ　１を駆動手段と
   し、Ｌ記書込み用高電圧端子ＶＩＩＩＩからの電圧で動
   作する第】のインバータＩＶＩと、このインバータＩＶ
   Ｉの出力を受り、上記芭込め用１ｔ１１電月７１４子Ｖ
   ｐｐからの電圧で動作する第２のインバータＩＶ２と、
   このインバ〜り［Ｖ２の出力を受りる伝送ゲー１−　Ｍ
   　ＯＳ　Ｆ　Ｅ　ＴＱ　１３と、−１記不揮発性半導体
   記１０素子の１−レイン接合の降伏′市１１−乙こμ合
   った買込め電圧を形成する基準電圧発生回路と、上記Ｍ
   Ｏ３Ｆ巨ＴＱＩ３を介して１−記書込み電圧を受け、そ
   のソースからメモリアレイ−・の書込め電圧を供給する
   ＭＯ３ＦＥＴＱ１５と、このＭＯ３Ｆ　Ｅ　’ｒＱ　１
   ５のトレインと−ｌ二記書込み用高電圧ｌｌｌ１ｉ３−
   １’　Ｖ　ｐ　ｐ　ト（７）間に設４Ｊらｈ　た＠荷十
   Ｂ　と、−Ｌ　記ＭＯ３ＦＥＴＱＩ　５のケートと回路
   の接地電位との間に設けられ、別込めデータ他ｌ弓−を
   受ＬＪるＭＯ３ＦＥＴＱＬ６とからなる偶然回路とを含
   むこ七を特徴とするＥＰＲＯＭ装置。 ２、上記第１及び第２のインノ＼　りＩＶｌ、ＩＶ２の
   箕荷手段ば゛、高抵抗ポリンリコン層で形成されるもの
   であることをＩＶＪｒ徴と４−る特、ｉ１請求の範囲第
   １項記載のＥ　Ｆ　ＲＯＭ装置。 ３、ＣＭＯ３回路により、その周辺回路か構成されろも
   のであることを特徴とする特許請求の範囲第１又は第２
   項記載の巳Ｐ　ＲＯＭ装置。