JPS5975706A

JPS5975706A - 振動子型発振回路

Info

Publication number: JPS5975706A
Application number: JP18612982A
Authority: JP
Inventors: Seiichi Yamazaki; 誠一山崎
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1982-10-25
Filing date: 1982-10-25
Publication date: 1984-04-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分封９本発明は、低消費電力にして″電源投入時の発振開始；
１、冒：ｊＪ　、／Ｊ’ｓ　４７２　ｙ・振動子型発振
回路に関するものである。

（背Ａ」技術）・従来の振動子型発振回路の回路図を第１図に示す。第１
図においてＸｌは振動子、Ｃ１・Ｃ２はコンデンサ、Ｑ
ｌはＰＮＩＯ８）ランジスタ、Ｃ２はＮＮ４０Ｓトラン
７スタ、Ｈ，、・“１も、・１（，３は抵抗、■ＤＩ）
はプラス側電源、ＶＳＳはマイナスｆＨＩＩ　’１Ｎ、
源、■θは出力端子であり、Ｑ。

とＣ２のゲートをＸ、、（”、、及びＩ−Ｌ、のそれぞ
れの一端に共通結線し、Ｑ、とＣ２のドレインをＸ、　
、　Ｊ、Ｒ３のそれぞの他端と０２の一端及び■。に共
通結線し、（［、と（°２のそれぞれの他端をｖｓｓに
接続し、ＱｌのソースをＩ（・１を介して”’ｌ］）に
つなぎＣ２のソースを１（，２を介してＶｓｓにつなぐ
。Ｑ、の基板はＶｌ）Ｄに、Ｃ２の基板は入・′悶に接
続する。

以上の構成における動作は■。にＸｌに固有の共振周波
数に等しい周波数の信号を出力するというものである。

ここて゛１モ、とＲ２は八’ｌ］）がらＶＳＳへン宜れ
ろ′電流を制限し、かつ異常発振を防じ１」的で挿入１
−ろものてある。１（、、はＱｌとＣ２で構成されろＣ
ＭＯＳインバータ回路の構成をとる増幅器の負帰還抵抗
である。Ｃ，、Ｃ２ば、発振安定化のために必要である
。Ｘ、としては水晶振動子やセラミック１辰動子がある
。

本回路をＣＭＯＳモノリシック］Ｃのクロック信号発生
源として使う場合には、多くの場合低消費電、流とい５
Ｃへ・＋０８の特徴を生がずべく要求される。

そのために採用する一般的な方法は、Ｒ，と１？・２の
値を大きくするという方法である。例えば３２　Ｋ　１
．−４　ｚの周波数の振動子を使℃・３■の電源電圧で
発振回路だけで消費する電流を数μＡに押えるには、１
（、とＩｔ２の値を１０ＯＫΩ程度にすればよい。

ところが１も、と■ｔ２を大きくすると、ＱｌとＣ２に
より構成される増幅器の出力インピーダンスか太き（な
りこの結果、′電源投入時の発振開始時間が長くなって
しまう。３２ＫＩＩＺの周波数の振動子を使う上記の例
では、最長数秒の発振開始時間となってしまう。これは
次のような不都合をもたらす。まず応用面において、電
源を投入してから数秒間待たないと本来の動作を開始し
ないという不都合が生じる。これを避けろためには常時
発振回路のみに電源を供給しておくという方法を取るの
か普通である。この場合は常時電流を消費すると℃・５
歪部合か生じる。

また、本発振回路をモノリシックＩＣ内にくみ込む場合
、ＩＣの測定時間が長くなるという不都合が生づる。Ｉ
Ｃの量産時に１ケのＩＣの測定に発振のテストだレナで
数秒を費すというのは非常に効率が悪く、ＩＣのコスト
を上げる要因となる。

（発明の課題）本発明の目的はこれらの欠点を解決ずろため発振を励起
する回路を施して発振の開始を早め、かつ、定常状態に
おいては低消費電流で動作するごとく動作するようにし
たもので、その特徴は、ＰＭＯ８＋−ランジ亥夕とＮＭ
ＯＳトランジスタにより構成されるＣＭＯＳインバータ
回路と、その入出力端の間に接続されるフィードバック
抵抗と振動子との並列回路と、ＣＭＯＳインパーク回路
の入力端と弔１の′電源端の間に挿入されろコンデンサ
及びＣＭＯＳインバータ回路の出力端と第１の電源端の
間に挿入されろコンデンサと、ＰＭＯ８）ランジスタの
ソースと第２の電源端の間に挿入されろ第１の可変抵抗
体と、Ｎへ４０８トランジスタのソースと第１の電源端
の間に挿入されろ第２の可変抵抗体と、ＣＭＯＳインパ
ーク回路の出力端に接続される発振状態検出回路と、該
回路の出力に従って前記第１及び第２の可変抵抗体を制
御する手段とを有し、非発振状態では第１及び第２の可
変抵抗体が低抵抗に制御され、発振状態では第１及び第
２の可変抵抗体が萬抵抗に制御されるごとき振動子型発
振回路にある。

（発明の構成および作用）第２図は呆゛発明の第１の実施例であって、１１１４・
■も、・１（，６・１も、・■（，８は抵抗、Ｖ　Ｊ、
Ｌ　］・Ｖｌ−１，２は可変抵抗体、Ｃ３ばコンデンサ
、Ｃ３・Ｃ４はＩ）ＭＯＳ　ｈランジスタ、Ｑ、・Ｃ６
はＮＭＯ８Ｉ・ランジスタ、１１・■２・■３・■４は
インバータ回路、ＶＯＩは出力端子、１は発振部出力端
子、２は■１の出力端子、３は■、３０入力端子、４は
１３の出力端子、５・６はＶＲＩの抵抗端子、７はＶＪ
（，１の抵抗値制御端子、８・９はＶＲ２の抵抗端子、
１０はＶｉ（，２の抵抗値制御端子、１１は１４の出力
端子である。

Ｑ、とＣ２の各ゲートと■ｔ３・Ｘｌ・Ｃ１のそれぞれ
の一端とを共通結線し、ＱｌとＣ２の各トレインとＲ１
３・Ｘｌの他端とＣ２の一端及び１とを共通結線し、Ｃ
１・Ｃ２の各他端をＶＳＳにつなぎ５をＶｌ）Ｄに、６
をＱｌのソースにそれぞれ結線し、８をＶＳＳに、９を
Ｃ２のソースにそれぞれ結線しＱ、の基板をＶＤＩ）に
、Ｃ２の基板をＶＳＳにそれぞれ結線する。５と６の間
に１（，４と■（，５を直列接続して挿入し、■ｔ４と
几、の共通接続点とＣ３のドレインを、Ｃ３のソース及
び基板と５を、Ｃ３のゲートと７をそれぞれ接続する。

８と９の間に１（・７と凡。を直列接続して挿入し、Ｆ
ｔ　７と■（，６の共通接続点とＣ５のドレインを、Ｑ
、のソース及び基板と８を、■４０入力端子と１０を、
Ｊ４の出力端子りとＣ５のケートをそれぞれ接続する。

１を１１・１２の各入力端子に共通結線し、■、の出力
端子２をＣ４・Ｃ６の各ゲートに共通結線し、１２の出
力端子をＶ。１に接続する。

Ｃ４のドレインを几、の一端につなぎ、Ｉモ、の他端と
Ｃ６ノトレインとＣ３の一端と３を共通結線しＣ４のソ
ース及び基板なＶ’ＤＤに、Ｃ６のソース及び基板をＶ
ＳＳに、Ｃ３の他端をＶＳＳにそれぞれ結線する。４は
７と１０に共通結線する。図の点線で囲む＝ｌＳ分（（
−、）ＳＣＤＥｉ”）は発振状態検出回路を構成ずろ。

シ、上の回路構成による本回路の動作を次に説明する。

〆３図及び第４図は説明のためのタイムチャートであり
Ｔ、＆＠ＶＤＤ、　　Ｔ２ハ１、Ｔ３ハ２、Ｔ４ハ３　
、’］’！。

は４、Ｔ６は■。、のそれぞれの点の電圧波形を示して
いる。

第３図中の斜線の部分は、発振周波数に等しい周波数を
持つ電圧波形を示している。

第４図は第３図中のＡ、　−Ａ、’間を拡大に描いたタ
イムチャートである。前述の第１図の回路構成の発振回
路において、電源投入時の発振開始時間は発振用の増幅
器の出力インピーダンスが低い程短いという特性がある
。本発明はこの特性を利用している。発振しているか否
かを検出する発振状態検出回路によりまず、発振してい
ないと判定したら発振用増幅器の出力インピーダンスを
低下させて発振を励起する。一方、その検出回路が発振
を検出し、た場合は、発振用の増幅器の出力インピーダ
ンスを高くして消費電流をおさえる。前者か電源投入時
、後者が発振動作の定常状態に相当する。

以上の方法で発振の開始が速く、かつ、低消費電流であ
るという特性を実現しようとするものである。

次に詳細な説明を行う。尚、以下の説明中トランジスタ
Ｑ１〜Ｑ６のＯＮ抵抗はＯΩとして説明している。Ｑｌ
とＣ２により構成されるＣＭＯＳインバータ回路構成に
よる増幅器においてＲ３は負帰還抵抗であるが、発振が
まだ開始していない時に（教員帰還であるために１（，
３の両端子電圧レベルは同じ電圧値を示す。それをＶＴ
Ｏとする。この電圧レベル■Ｔｏは、発振が開始した時
には発振波形の中心電圧レベルとなる。

インバータ回路■１はそれ自身閾値電圧を持ち、それを
ＶＴＩとすると１．は１の′電圧レベルがＶＴＩより大
きい時出力端子２を低い信号レベル（以下゛Ｌ″′と呼
ぶ）にし、１の電圧レベルがＶＴＩより小さい時２を高
い信号レベル（以下゛１１“′と呼ぶ）にする如く動作
する。このＶＴＩとｖ’ｒｏの関係をＶＴＩ＜ＶＴＯに
設定する。

■２も同様に閾値電圧を持ちそれをＶｉ２とすると、■
２は１の電圧レベルがＶｉ２より高ければＶ。１をＬ”
′にし、■の電圧レベルがＶｉ２より低ければ■。１を
”ｌ−Ｉ’“にする如く動作する。Ｖｉ２とＶＴＯはほ
ぼ等しいものとする。

■３も同様に閾値電圧を持ちそれをＶｉ３とすると、■
３は３の電圧レベルがＶｉ３より高いとき４をＬ゛とし
、３の電圧レベルがＶｉ３より低いとき４を１−１”′
とする如（動作する。

第３図及び第４図に示したｖＴｏ　、　ＶＴＩ　、　Ｖ
Ｔ２およびＶＴ３はり、上の説明中に出てきたものと同
一のものである。

Ｃ４・Ｃ６・Ｒ８・Ｃ３・■３で構成される部分が前述
した発振状態検出回路であり、その出力端子に相当する
４の信号レベルか゛′ト■“のときＶＲｔ及びＶｌ、（
，２は５・６間及び８・９間の抵抗値が太き（，４がＬ
′のときは訃６間及び８・９間の抵抗値が小さくなる如
く動作する。

まず電源が投入され、まだ発振が開始しないうちは第３
図の（１）〜（２）に示す如（，１（Ｔ２）の電圧レベ
ルはＶＴＯに固定されている（これはＲ３による負帰還
の効果である）。ＶＴＯと１１の閾値電圧ＶＴＩの関係
は■Ｔ１＜ＶＴＯであり■１の入力電圧レベルが■Ｔ。

であるから２（Ｔ３）はＬ“である。これによりＣ４は
ＯＮ、Ｃ６はＯＩ”　Ｊ”するため、Ｃ３は几、、Ｃ４
を通して充電されその充電波形（Ｔ４）は時定数０３・
Ｒ１８で上昇して、今いずれは■Ｔ３を上まわる。その
時４（Ｔ５）は”Ｌ″となって７が＋Ｌｌ”になるため
、Ｃ３はＯＮ　シ一方１０もＬ＋＋になり従って１１が
’ＩＩ’“どなるため、Ｃ５もＯＮする。Ｃ３とＣ５が
ＯＮすると、■（１４とＲ７が短絡されるためＱｌ・Ｃ
２で構成される発振用増幅器の出力インピーダンスはＩ
Ｔ５とＲ６によって決まる低い状態となる。これが発振
を励起する状態であり、１の発振出力波形（Ｔ２）は第
３図（２）〜（３）に示す如＜、ＶＴＯを中心にして次
第に振幅を拡げていく。（３）の状態に達し、１（Ｔ２
　）の電圧波形の振幅がＶＴＩを下まわる程に太き（な
ると１１の出力端子２（Ｔ３）には’ＩＩ’“がのそく
。これによりＣ４がＯＦＦ　Ｌ　ＱｅがＯＮするため、
Ｃ４が瞬間的に放電され３の電圧レベル（’Ｊ、’４　
）はＶＳＳになり、従って４（Ｔ５）は°’　Ｉ−１”
になり、７と１０がｉｆ”′、１１がＩ　、Ｌ　ｌ“と
なってＣ３とＣ５はＯＦＦする。Ｑ、とＣ５か０１”Ｆ
すると発振用増幅器の出力インピーダンスが、■（・５
＋Ｒ４及びＲ６＋Ｒ７によって決まる高い状態になる。

このため第３図の（３）に示すように１（Ｔ２）の発振
出力波形は、その振幅が縮少する。従って１の電圧レベ
ルがＶＴＩより再び高くなり２（Ｔ３）がＬ　Ｉ“に戻
る。２がＬＩ＋になるとＣ４がＯＮ　Ｌ　Ｃ６がＯＦＦ
するため、３（Ｔ４）の電圧波形はＶＳＳのレベルから
時定数０３・■（・８で上昇する。これによって３　（
’Ｊ、”４）の電圧レベルがＶＴ３を上まわると（第３
図の（４）　）、４（’ｌ’５）は°゛Ｌ“となり、７
と】ＯがＩＬ１“、１１が゛”ＩＴ”となるためＣ３と
Ｃ５がＯＮシ、発振用増幅器が再び低出力インピーダン
ス状態となり発振が更に励起される状態となる。そして
１（Ｔ２）の発掘出力波形の振幅がＶＴＩを下まわると
、前記第３図における（３）と同じ状態となりＣ３は放
電される（５）。

これ以後は第３図におけろ（３）〜（５）に当る動作か
順次繰返されて行き、いずれは１（Ｔ２）の発振出力波
形の振幅が完全に’ｉ’Ｔ　１を下まわる程に大きくな
る。第３図の（６）以後がこの状態を示している。

ここまで来るともう発振を励起する必要はない。

ここから発振動作の定常状態に入り、第４図に示す如＜
２（’Ｉ’３）に発振周波数に等しい周波数の信号が出
力されるため、その周期（、ｊｏ　＋　（＋）でＣ４と
Ｃ６は交互にＯＮ・ＯＩ”　ｌ”を繰返す。この状態で
は、第４図のＴ３−ＩＴ　Ｌ　ＩＴ　の期間（Ｌｏ）の
ときＣ３がＲＢを通して充電されるため、３（Ｔ４）の
電圧レベルはＶＳＳの電圧レベルから時定数０３・Ｒ８
で上昇する波形となり、・’Ｉ’　３−”　Ｉ−１”の
期間（ｔｌ）になるとＣ３は瞬間的に放電され、３　（
’Ｉ’４　）はＶＳＳの電圧レベルに戻る。以上の動作
中重要な事は、第４図に示す如（３の電圧波形がＶＴ３
を上まわることのないようにすることである。なぜなら
、もし、３の電圧がｔ。中にＶＴ３を上まわる事がある
とそのために前述の如く４がＬ″となってＣ３・Ｃ５が
ＯＮシ、発振用増幅器の出力インピーダンスが低（なり
、従って消費電流が大きくなり、本回路の特徴とする定
常状態において低消費電流という特性を失わしめるから
である。

定常状態において３の電圧レベルをＶＴ３以下に押える
ためには、Ｃ３・Ｒ８の値を次の如（決定すればよい。

第４図におけるｔ。の期間での３ＣＦ＋）の電圧レベル
■３は、次式で表わされる。

ここでＶＤＤは端子ＶＤＤと端子ＶＳＳの間の電圧で、
ｔは時間である。この■３が■Ｔ３を越えない“ように
するには、１　＝　ｉｏにおける■３がｖ３＜ｖＴ３を
満足すればよいから、１＝１８として（１）式より次式
が得られる。

この式を変形した次式を満足するように０３・Ｒ８を決
定すればよい。

ｔ。

これらを（３）式に代入してＣ３・Ｒ８）　４２．１μ
ｓｅｃが得られる。Ｃ３＝　１０１）Ｆ　とすればＲｓ
　＞　４．２１１’ｖ１Ωという値となる。

以上のようにＣ３・Ｒ８を設定することによって、Ｑ４
・ＩＩ８・Ｃ３・Ｑ６・■３　　で構成される部分が発
振状態の検出機能をもつ事になる。即ち本回路部分は、
発振の定常状態では４を用”とし発振の停止状態では４
をＩＬＴ“とする如（動作するからである。

出力端子Ｖ０１には、第３図のＴ６に示すように１２の
閾値電圧ＶＴ２を■Ｔｏとほぼ等しく設定しであるため
、１（Ｔ　２　）の発振＆３力端子に発振波形が現われ
始めると同時に発掘周波数に等しい周波数の信号が出力
され、それ以後その波形が持続して出力される。■ｏ、
から見ると電源投入から発振信号波形が出力されるまで
の時間は、■もうと１（，７が短絡されて発振が励起さ
れて発振開始が速まった分だけ短い訳である。

尚、ここでインバータ回路の閾値電圧ＶＴＩ・ＶＴ２等
に差をイ」けろにはインバータ回路をＣＭＯＳで構成す
る場合にはペアのｉ：’ＭＯ８＋、ランジスタとＮＭＯ
Ｓ　＋−ランシスタのｇ＋ｎ比に違いを持たぜればよ（
、例えばＩ）ＭＯＳ　）ランジスタのｇ…をＮＭＯＳト
ランジスタのｇｌＴｌより大きくすれば両方等しい場合
より閾値電圧か高くなる。

以上説明したように、発振状態検出回路を設けその検出
信号１でよって発振用のＣＭＯＳインバータ回路構成に
よる増幅器の出力インピーダンス、即ちその増幅器のＰ
ＭＯ８及びＮＭＱＳ　）ランジスタの各ソース・電源間
に接続した抵抗を、発振が停止している場合には小さく
、発振開始後には太き（する如（制御するため、電源投
入時の発振開始時間が短か（、かつ定常状態においては
低消費電流で動作するという特徴のある振動子型発振回
路が構成できる。

その結果次のような利点が生ずる。

（１）モノリシックＩＣに内蔵する場合、そのＩＣの発
振部を測定するための時間が短縮できるため、量産時に
おける測定時間の短縮、即ちＩＣのコスト低減に効果が
ある。

（２）従来電池を電源とするような応用において、発振
器の電源投入時の発振開始時間か長℃・ために生ずる遅
れをなくする目的で、常時発振動作をさせておき必要に
応じて回路全体にその発振信号を供給するという回路方
式があったが、この方式では常時発振動作を行なうため
消費する電流か電池を消耗させると℃・５問題があった
。本発振回路を使えば、この問題を解消し得る。

（３）本回路方式は発振が停止しようとすると、発振状
態検出回路が働いて発振を励起するという帰還動作を行
なうため、電源電圧の動作範囲の下限か広がる。

第５図は本発明の第２の実施例の回路図である。

第１の実施例ではＶＪ、％１・ＶＲ，２の構成として直
列接続の２本の抵抗を使ったが、第５図に示す如く並列
接続の２本の抵抗を使っても同様の効果が生じる。

第５図において、Ｒ９・Ｒ，、ｏ、　Ｊイ’Ｉｌ’Ｉも
、２は抵抗で、５と１七〇の一端及びＱ３のソースと基
板とを共通結線し、６と１（、ｏの他端とＲｏｏの一端
とを共通結線し、■砧の他端とＱ、のドレインをっなぎ
８とＩｔ、の一端及びＱ５のソースと基板な共通結線し
、９とＩ’！、、２の他端と１モ、１の一端を共通結線
し、■（５，の他端とＱ、のドレインをつなぐ。

以上の構成をとれば７及び１ｏの信号レベルがＬ″のと
きＱ３とＱ５がＯＮし、５・６間及び８・９間でみた抵
抗値はＲｏ・Ｒｈｏ／　（Ｉも９＋ＲＩＯ）及びＩもｎ
　・Ｒ＋２　／　（”ＩＩ−ｔ−＋も、２）て前者が発
振用増幅器の低出力インピーダンスの状態に当たり後者
が高出刃インピーダンスの状態に当たる。ここで、［、
Ｋ　＋　Ｒ５−Ｒｏ　、Ｒ３＝Ｒｏ　・Ｊ−（、ｔｏ／
（１％　＋Ｊ（１＋。）。

Ｒ６＋且７−Ｒ＋　２　、Ｒ６＝　Ｒ＋　＋・■も＋２
／（”ｏ＋Ｒ＋２）となるように１し。・Ｒ，ｏ・Ｒ，
、・Ｊ（，２を設定すれば、第５図に示す回路構成ても
第１の実施例と同様の動作及び効果が生じる。

第６図は本発明の第３の実施例の回路図である。

第１の実施例ではＣ３の一端をＶｓｓに接続したが、第
３図に示す如くもう一方の電源ＶＤＤに接続しても同様
の効果が生じる。この実施例の場合、第４図におけるｔ
ｌの期間即ち２が用”でＣ６がＯＮｔ、、Ｃ４がＯＪ＝
”　Ｊ＝’　シている時にはＣ３はＶＤＤとＶＳ２間）
電圧で充電され、１ｏの期間、即ち２がＩＩ　Ｌ　Ｉｔ
でＣ６がＯＦｔ”しＱ、かＯＮシている時にはＣ１はＲ
８・Ｃ４を通して、時定数０３・Ｉ−Ｌ８で放電ｉλ。

従って３の電圧波形は、ｔｌのときＶＳＳレベルに有り
ｔ。のとき時定数０３・Ｉ（・８で上昇する第４図に示
す波形と同一のものとなる。

よって第１の実施例と同様の動作をする。

第７図は本発明の第４の実施例の回路図である。

第７図に示す如り１ｔ８の一端をＣ６のドレインに接続
し、Ｒ８の他端と０３の一端とＣ４のドレインと３を共
通結線し２．７をインバータ回路■、の入力端子に接続
し、］５の出力端子１２をＱ、のゲートに接続し、１０
をＣ５のゲートに接続する。以上の如く構成しても第１
の実施例と同様の効果を生じろ。

この場合、■１の閾値電圧ＶＴＩはＶＴＯ＜ＶＴ１とな
るように設定ずろ。まず発振して℃・ない時には、１か
ＶＴＯでＶＴＯ＜　ＶＴＩであるから２　ハ”ＩＩ”　
ト１：ｘ　ル。

よってＣ４かＯＦＪ’″し、Ｃ６がＯＮし、Ｃ３はＩも
８・Ｃ６を通して充電され、いずれ３の電圧し嗅ルがＶ
Ｔ３を下まわって４かＩＩ　Ｉ−Ｉ　ＩＩとなりＣ３と
Ｃ５がＯＮし、１も、と１（７か短絡され、その結果発
振用増幅器は低出力インピータンスの状態となる。これ
か発振を励起する状態である。一方発振か安定したとき
には、２には発振周波数に等しい周波数の信号がのぞき
２が°１・″のときにはＣ４がＯＮ　１．Ｃ６かＯＦＦ
ずろためＣ３か瞬間的に放電されて３の′電圧レベルか
ＶＤＤと等しくなり、一方２が”　Ｈ′になるとＣ４が
０１．”Ｐ　Ｌ、　ＱｏかＯＮするためＣ３かＩＩ８・
Ｃ６を通して充電される。この時３の電圧レベルはＶＤ
Ｄかもの時定数０３・ｎ、、　’ｆ：下降する波形とな
る。この時定数０３・Ｉ（８を２か゛Ｉ下′の期間にお
いて３の電圧レベルがＶＴ３を下まわる事の蕪いように
設定しておけば発振の、安定している間は３の電圧レベ
ルはＶＴ　３以上にあり、従って、４はＬ”′を保った
めＣ３・Ｃ５ともにＯＦＦ、即ち発振用増幅器か高出力
インピーダンスの状態を保持する。

す、上の如く、発振用の増幅器の出方インピーダンスを
発掘が停止している時には低（して発振を励起し、発振
が安定したら高（して′低消費電流の動作とするという
第１の実施例と同様の動作を行なう。

（発明の課題）本発明は発掘状態検出回路とそれによって制御される発
振励起回路を有しているので、電源投入時の発振開始時
間が短が（、かつ定常状態では低消費電流で動作すると
いう特性があり、振動子型の発振回路を施すべきＣＭＯ
ＳモノリシックＩＣ例えば時計用、計測用、カメラ用な
どのＩＣに利用することができる。

【図面の簡単な説明】

第１図は従来の振動子型発振器の回路図、第２図は本発
明の第１の実施例の回路図、第３図と第４図は第２図の
回路の動作タイムチャート、第５図と第６図と第７図は
各々本発明の別の実施例の回路図で゛ある。Ｘ置振動子Ｃ１＋Ｃ２＋Ｃ３＋コンテンザ ■（，１〜Ｉも。２；抵抗Ｑ＋　、Ｃ３、Ｃ４；　Ｐ　Ｍ、ＯＳ　）ランジスタＱ
２．　Ｑｉ＋　Ｃ６；　ＮＭＯ８）　７　ンシスタ特許
出願人沖電気工業株式会社特許出願代理人升埋士　山　本　恵　− 叢／図麓、２図、６承３　区毛５図Ｏ１尾ろ図纂７図ろ

Claims

【特許請求の範囲】

（１）ＰＮ４ＯＳトランジスタとＮＭＯ８）ランジスタ
により構成されるＣＭＯＳインバータ回路と、その入出
力端の間に接続されろフィードバック抵抗と振動子との
並列回路と、ＣＭＯＳインバータ回路の入力端と第１の
電源端の間に挿入されるコンデンサ及びＣＭＯＳインバ
ータ回路の出力端と第１の電源端の間に挿入されるコン
デンサと、ＰＭＯ８）プンジスタのソースと第２の電源
端の間に挿入される第１の可変抵抗体と、Ｎｌ５ＩＯ８
）ランジス塔のソースと第１の電源端の間に押入される
第２の可変抵抗体と、ＣＭＯＳＭＯＳインパフの出力端
に接続される発振状態検出回路と、該回路の出力に従っ
て前記第１及び第２の可変抵抗体を制御する手段とを有
し、非発振状態では第１及び第２の可変抵抗体が低抵抗
に制御され、発振状態では第１及び第２の可変抵抗体が
高抵抗に制御されることを特徴とする振動子型発振回路
。
（２）前記発振状態検出回路が前記ＣＭＯＳインバータ
回路の出力端に接続される電圧判定回路と、その出力に
接続され相補的にオン／オフされるＰＭＯＳトランジス
タ及びＮＭ、Ｏ８）ランジスタと、該ＰＭＯＳトランジ
スタのドレインとＮＭＯＳトランジスタのドレインとの
間に挿入される抵抗及び該抵抗の一端と電源端との間に
挿入されるコンデンサと、該コンデンサと抵抗との接続
点に接続され発振状態検出田辺を提供する電圧判定回路
とを有するごとき特許請求の範囲第１項記載の振動子型
発振回路。
（３）前記可変抵抗体が該抵抗体の入出力端の間に挿入
される直列接続の１対の抵抗と、一方の抵抗の両端にソ
ースとドレインを接続し前記発振状態検出回路の出力に
よりオン／オンするＭＯＳ）ランジスタとにより構成さ
れるごとき特許請求の範囲第１項記載の振動子型発振回
路。
（４）前記可変抵抗体が該抵抗体の入出力端の間に挿入
されるＭＯＳ）ランジスタと抵抗との直列回路と、該直
列回路に並列接続される別の抵抗とを有し、前記へＩＯ
Ｓトランジスタが前記発振状！魚検出回路の出力により
オン／′オフするごどき！ｌ肖”＋、’丙Ｉｌｊ求の範
囲第１項所−：載の」振動子型発振回路。（し））　　前記′電圧判定回路かＣへ・ＩＯ８＋・ラ
ン／メタにより１１す成されろごとき特許請求の範囲第
２．Ｉ）（記載の振口ｊυ子型発振回路。