JPS5972082A - 外部緩急電子時計 - Google Patents
外部緩急電子時計Info
- Publication number
- JPS5972082A JPS5972082A JP57183077A JP18307782A JPS5972082A JP S5972082 A JPS5972082 A JP S5972082A JP 57183077 A JP57183077 A JP 57183077A JP 18307782 A JP18307782 A JP 18307782A JP S5972082 A JPS5972082 A JP S5972082A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- speed
- shift
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G5/00—Setting, i.e. correcting or changing, the time-indication
- G04G5/007—Setting, i.e. correcting or changing, the time-indication by using a separate register into which the entire correct setting is introduced, which is thereafter transferred to the time counters
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子時計の外部緩濡方法に関する。
従来から外部緩急は、一部の高精度な電子時計に用いら
れて＠た。
れて＠た。
高精度電子時計に外部緩急が用いられる理由は、その合
わせ込み精度が厳しく、ムーブメントからコンプリート
にした場合の歩度シフトが無視出来ないためである。
わせ込み精度が厳しく、ムーブメントからコンプリート
にした場合の歩度シフトが無視出来ないためである。
したがって高精度電子時計においては、コンプリート状
態で歩度合わせを行なう必要が出てくる。
態で歩度合わせを行なう必要が出てくる。
従来の外部緩急の具体的な一つの方法としては。
裏蓋の一部に取りはずし可能な調整用の蓋を用意してお
き、この調整蓋を取り外すすことで、歩度調整用のトリ
マーコンデンサを操作して緩、伜を行なうものがあった
。
き、この調整蓋を取り外すすことで、歩度調整用のトリ
マーコンデンサを操作して緩、伜を行なうものがあった
。
この様な方法でも外部緩急の目的は一応達せられるが完
全なものではない。
全なものではない。
まず基本的に不安定なトリマーコンデンサを使用してい
るので、一度目的の歩度に合わせ込めてもその後の歩度
シフトが結構大きい。また、調整蓋の取りはすしを行な
わなくてはならないと言う欠点がある。
るので、一度目的の歩度に合わせ込めてもその後の歩度
シフトが結構大きい。また、調整蓋の取りはすしを行な
わなくてはならないと言う欠点がある。
そこで本発明は上記の欠点ＶＣ注目し、よシ完成され・
た外部歩度緩急方法を提供する事を目的とする。本発明
では緩急の入力に電波を用いる。又、緩急は電子時計の
集積回路内の内蔵コンデンサの切り替えや、論理緩急で
行なう。
た外部歩度緩急方法を提供する事を目的とする。本発明
では緩急の入力に電波を用いる。又、緩急は電子時計の
集積回路内の内蔵コンデンサの切り替えや、論理緩急で
行なう。
この様な方法を取る事で、時計に非接触で高安定な緩急
を短時間で行なうことが可能になる。
を短時間で行なうことが可能になる。
以下本発明の一実施例を示し詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
発振回路１で発掘し友計時のための基準信号は、分周「
１路２で分周され、駆動表示′＠Ｓ５で時刻として表示
される関係にある。外部緩急状態にするには、たとえば
リューズなどに連動した外部緩、＠状態を示すスイッチ
９をＯＮする。スイッチ９のＯＮ信号は１本来なら受信
回路４、シフトパルス発生回路５など外部緩急に関係す
る各ブロックに入力するところであるが、ここでは説明
の都合上ハリティチェック回路７だけに入力するものと
する。受信回路４は、たとえばｆ ６ ＫＨ２程度で送
られてくるシリアルな緩急データを受信する。
１路２で分周され、駆動表示′＠Ｓ５で時刻として表示
される関係にある。外部緩急状態にするには、たとえば
リューズなどに連動した外部緩、＠状態を示すスイッチ
９をＯＮする。スイッチ９のＯＮ信号は１本来なら受信
回路４、シフトパルス発生回路５など外部緩急に関係す
る各ブロックに入力するところであるが、ここでは説明
の都合上ハリティチェック回路７だけに入力するものと
する。受信回路４は、たとえばｆ ６ ＫＨ２程度で送
られてくるシリアルな緩急データを受信する。
受信回路４で受信した緩急データは、シフトパルス発生
回路５をトリガーしてシフトパルスを発生させると共に
、シフトレジスタＡ６に入力される。シフトレジスタＡ
６は、受信回路４からのシリアルに入力される各ｂｉｔ
データをシフトパルス発生回路５のシフトパルスに
工り順次ランチする。シフトレジスタＡ６ｖｃランチさ
れたｂｉｔ データ１伐、パリティチェック回路７で
正しいデータかどうか検査される。
回路５をトリガーしてシフトパルスを発生させると共に
、シフトレジスタＡ６に入力される。シフトレジスタＡ
６は、受信回路４からのシリアルに入力される各ｂｉｔ
データをシフトパルス発生回路５のシフトパルスに
工り順次ランチする。シフトレジスタＡ６ｖｃランチさ
れたｂｉｔ データ１伐、パリティチェック回路７で
正しいデータかどうか検査される。
シフトレジスタＡ乙の内容が正しいときけ、シフトパル
ス発生回路５のシフトパルスによりシフトレジスタＡ６
のデータを順次ランチする。
ス発生回路５のシフトパルスによりシフトレジスタＡ６
のデータを順次ランチする。
シフトレジスタＡ乙の内容が一度でも正しくないことが
あると、シフトレジスタＢ８は外部緩、＠状態を示すス
イッチ９を再操作づ−るまでパリティチェック回路７で
リセットされる。
あると、シフトレジスタＢ８は外部緩、＠状態を示すス
イッチ９を再操作づ−るまでパリティチェック回路７で
リセットされる。
シフトレジスタＢ８はランチした緩、＠データに工り発
振回路１の発振条件を制御する関係にある。
振回路１の発振条件を制御する関係にある。
以上述べた様な構成にすｒＬに、受信回路４で受信した
緩急データに基づいて発振回路１の発振周波数を変える
ことが出来る。
緩急データに基づいて発振回路１の発振周波数を変える
ことが出来る。
もし緩、特データの受信状態が悪く正確なデータが得ら
れないときは、シフトレジスタＢ８がリセットされるの
で誤ったデータが書き込１′Ｊ′Ｌる事が無い。従って
外部緩急後、時計の歩度を測定すれば外部緩急前の歩度
と変化していないことから異常が簡単に発見出来る工う
に構成ざう−Ｃいる。
れないときは、シフトレジスタＢ８がリセットされるの
で誤ったデータが書き込１′Ｊ′Ｌる事が無い。従って
外部緩急後、時計の歩度を測定すれば外部緩急前の歩度
と変化していないことから異常が簡単に発見出来る工う
に構成ざう−Ｃいる。
次に第２図とＭ３図を用いて更に詳ａＶｃ本発明を説明
する。
する。
第２図は受信回路から発振回路の緩、＠を行なうまでの
一具体例を示し図中の番号は第１図と対応している。第
５図は第２図の動作を説明する為のタイムチャートであ
る。
一具体例を示し図中の番号は第１図と対応している。第
５図は第２図の動作を説明する為のタイムチャートであ
る。
たとえは、緩急情報が１６ ＫＨｚで１ ｂｉｔ ６パ
ルヌの奇数バリディで送信されてくるものとする。
ルヌの奇数バリディで送信されてくるものとする。
１ ｔｗｉｔ ６パルスとは、第５図波形すの様に６パ
ルスで１ ｂｉｔを表現することを意味する。成形すの
５− パルスＰ１とパルスＰ６ｖＣば特別な意味がある。
ルスで１ ｂｉｔを表現することを意味する。成形すの
５− パルスＰ１とパルスＰ６ｖＣば特別な意味がある。
パルスＰ１は受信信号の始まりを意味するスタートパル
スであυ、パルヌル６ｔｒｌデータが正シいものである
かを検定する為のパリティパルスである。
スであυ、パルヌル６ｔｒｌデータが正シいものである
かを検定する為のパリティパルスである。
波形すは１＼“を表わすが、′１“を表わす場合でもス
タートパルスＰｌ とパリティパルスＰ６はかならず存
在する。
タートパルスＰｌ とパリティパルスＰ６はかならず存
在する。
受信回路４の共振回路４ａは、その送信信号と共去し第
３図波形ａ１に示す正弦波をコンパレータ４ｂに入力す
る。コンパレータ４ｂは、共振回路４ａの受信信号をス
ライスし波形すをトランジヌタ４ｃのゲートへ入力する
。トランジヌタ４Ｃのドレインに接続された積分回路４
ｄは、スライスされた波形すを連続しした波形Ｃに変え
る。
３図波形ａ１に示す正弦波をコンパレータ４ｂに入力す
る。コンパレータ４ｂは、共振回路４ａの受信信号をス
ライスし波形すをトランジヌタ４ｃのゲートへ入力する
。トランジヌタ４Ｃのドレインに接続された積分回路４
ｄは、スライスされた波形すを連続しした波形Ｃに変え
る。
波形Ｃは波形成形の為のインバータ４ｅで成形され、波
形ｄ１となシ、受信したパルスＰ１〜Ｐ６は１ ｂｉｔ
のデータに復調される。この場合、復調された波形ｄ１
は１＼“を意味する。逆に１１“の場合を第４図に示す
。
形ｄ１となシ、受信したパルスＰ１〜Ｐ６は１ ｂｉｔ
のデータに復調される。この場合、復調された波形ｄ１
は１＼“を意味する。逆に１１“の場合を第４図に示す
。
第４図波形ａ２け、第３図波形ａ１と同様に共 ６−
根回路４ａの出力波形であり、波形ｄ２は受信回路４の
出力を表わす。第４図波形ｄ２のパルスＱ１とパルスＱ
６ば、前述した様にパルスＱ１が信号の始凍りを意味す
るスタートパルスであり、パルスＱ６がデータが正しい
ものであるかを検定する為のパリティパルスである。
出力を表わす。第４図波形ｄ２のパルスＱ１とパルスＱ
６ば、前述した様にパルスＱ１が信号の始凍りを意味す
るスタートパルスであり、パルスＱ６がデータが正しい
ものであるかを検定する為のパリティパルスである。
本実施例の場合、第３図、第４図（／ｉ：示す′″＼“
。
。
１１“の信号が４ ｂｉｔシリアル入力される構成とな
っている。又、第２図、第３図に戻って本発明の詳細な
説明する。
っている。又、第２図、第３図に戻って本発明の詳細な
説明する。
受信回路４の出力である波形ｄ１の最初の立下りは、シ
フトパルス発生回路５をトリガーする。
フトパルス発生回路５をトリガーする。
シフトパルス発生回路５は、発掘回路１がらの５２ＫＦ
Ｉｚの信号の波形θをクロックとしてシフトレジスタＡ
６とシフトレジスタＢ８のシフトパルスを発生する。第
３図中の波形ｆがシフトレジスタＡ６のシフトパルスで
るり、波形ｇの一部がシフトレジスタＢ８のシフトパル
スとなる。
Ｉｚの信号の波形θをクロックとしてシフトレジスタＡ
６とシフトレジスタＢ８のシフトパルスを発生する。第
３図中の波形ｆがシフトレジスタＡ６のシフトパルスで
るり、波形ｇの一部がシフトレジスタＢ８のシフトパル
スとなる。
それぞれのシフトパルスは、波形ｆが第２図中のＡＮＤ
ゲート５ａ、波形ｇがＡＮＤゲート５ｂの出力から供給
される関係にある。
ゲート５ａ、波形ｇがＡＮＤゲート５ｂの出力から供給
される関係にある。
シフトバルブ発生回路５で発生したシフトパルス、 波
形ｆ Ｋ Ｌす、１ずシフトレジスタＡ６の５ｂｉｔの
レジスタ６ａに順次波形ｄ１がランチされて行く。６発
のシフトパルス、波形ｆｖｃＬり波形ｄ１がランチされ
るので、スタートパルスを除くあとの５パルス分がシフ
トレジスタ６ａにランチされる。次に、シフドパ／Ｉ／
ヌ、波形ｇに工す２ｂｉｔのレジスタ６ｂに波形ｄ１が
ラッチされる。
形ｆ Ｋ Ｌす、１ずシフトレジスタＡ６の５ｂｉｔの
レジスタ６ａに順次波形ｄ１がランチされて行く。６発
のシフトパルス、波形ｆｖｃＬり波形ｄ１がランチされ
るので、スタートパルスを除くあとの５パルス分がシフ
トレジスタ６ａにランチされる。次に、シフドパ／Ｉ／
ヌ、波形ｇに工す２ｂｉｔのレジスタ６ｂに波形ｄ１が
ラッチされる。
２ ｂｉｔのレジスタ６ｂのラッチする内容は、受信し
た緩急データの終了を意味する。
た緩急データの終了を意味する。
レジスタ６ｂの内容がＪ／／、 ％１“であると、Ａ
ＮＤゲート６ｃの出力にシフトパルス、波形ｇの２発目
、の波形が発生し、これがシフトレジスタＢ８のシフト
パルスとなる。すなわち、１ｂｉｔ６発で送信され１〈
る緩、９データの１ ｂｉｔの終了を認識してから発振
回路１の発振周波数を制御するシフトレジスタＢ８へ、
シフトレジスタ６ａにランチされた緩急データを入力す
る関係がある。又、緩急データを一時保持するシフトレ
ジスタ６ａの内容は、パリティチェック回路７で正しい
データかどうか検査される。緩、９データはこの場合、
奇数ハリティで送られてくるのでシフトレジスタ６ａに
ラッチされた′＼“の数が奇数個であれば正しいデータ
、偶数個ある場合は誤りがあると検定される。シフトレ
ジスタ６ａ（／Ｃラッチされた緩急データに誤りがある
場合、パリティチェック回路７は、シフトレジスタ八８
をリセットして誤ったデータを入力しない様にする。
ＮＤゲート６ｃの出力にシフトパルス、波形ｇの２発目
、の波形が発生し、これがシフトレジスタＢ８のシフト
パルスとなる。すなわち、１ｂｉｔ６発で送信され１〈
る緩、９データの１ ｂｉｔの終了を認識してから発振
回路１の発振周波数を制御するシフトレジスタＢ８へ、
シフトレジスタ６ａにランチされた緩急データを入力す
る関係がある。又、緩急データを一時保持するシフトレ
ジスタ６ａの内容は、パリティチェック回路７で正しい
データかどうか検査される。緩、９データはこの場合、
奇数ハリティで送られてくるのでシフトレジスタ６ａに
ラッチされた′＼“の数が奇数個であれば正しいデータ
、偶数個ある場合は誤りがあると検定される。シフトレ
ジスタ６ａ（／Ｃラッチされた緩急データに誤りがある
場合、パリティチェック回路７は、シフトレジスタ八８
をリセットして誤ったデータを入力しない様にする。
この状態は、外部緩急、状態を示すスイッチ９が再操作
される１で維持する。したがって、外部緩象中に受信状
態が悪く誤ったデータを受信した場合、最終的に緩急デ
ータをラッチするレジスタの内容がリセットされる関係
にあるので、外部緩、＠後の歩度を測定することで容易
に異常があったことが分かる効果がある。
される１で維持する。したがって、外部緩象中に受信状
態が悪く誤ったデータを受信した場合、最終的に緩急デ
ータをラッチするレジスタの内容がリセットされる関係
にあるので、外部緩、＠後の歩度を測定することで容易
に異常があったことが分かる効果がある。
以上述べた受信からデータの保持までの動作を本実施例
では、４回繰返しシフトレジスタＢ８に４ ｂｉｔの緩
急データ全ランチさせる。
では、４回繰返しシフトレジスタＢ８に４ ｂｉｔの緩
急データ全ランチさせる。
シフトレジスタＢ８の各ｂｉｔは、発掘回路１の ９−
増幅器１ａの負荷容量を切り替えるスイッチングトラン
ジスタ１ｂ、１ｃ、Ｉｄ、 １ｅのＯＮ、ＱＦＦを制御
する事で発振回路１の発振周波数を変える関係にある。
ジスタ１ｂ、１ｃ、Ｉｄ、 １ｅのＯＮ、ＱＦＦを制御
する事で発振回路１の発振周波数を変える関係にある。
すなわち、受信した緩急データに基づいて発振回路の発
振周波数を変化させることができる。
振周波数を変化させることができる。
以上述べた様に本発明によれば、電波で受信した緩急デ
ータにより時計の歩度調整を行なう事が可能となり、非
接触で高安定な外部緩急が実現出来る。なお、本発明の
説明に用いた実施例では、受信した緩、９デ一タＫＬ勺
発振回路の負荷容量を変化させる構成としたが、これは
一実施例であり緩急データが前述した実施例の様にレジ
スタにラッチ出来れば分周回路の分周比を変えて緩急す
ることも容易に出来る。
ータにより時計の歩度調整を行なう事が可能となり、非
接触で高安定な外部緩急が実現出来る。なお、本発明の
説明に用いた実施例では、受信した緩、９デ一タＫＬ勺
発振回路の負荷容量を変化させる構成としたが、これは
一実施例であり緩急データが前述した実施例の様にレジ
スタにラッチ出来れば分周回路の分周比を変えて緩急す
ることも容易に出来る。
又、説明に用いた実施例ではパリティチェック回路を使
用したがこれは特に無くても良い。
用したがこれは特に無くても良い。
本発明の主目的は、非接触で高精度の緩急を行なうこと
であるから最低、受信回路とシフトパルス発生回路、シ
リアルデータをパラレルに変換す−１０− るレジスタがあれば実現出来る。
であるから最低、受信回路とシフトパルス発生回路、シ
リアルデータをパラレルに変換す−１０− るレジスタがあれば実現出来る。
以上述べて来た様に本発明ＶＣよれば、電波を使用する
ことで非接触に緩急を行なうことが可能になり、緩急の
分解能を上げておくことで非常に高精度な緩爬ヲ短時間
で行なえる効果を有する。
ことで非接触に緩急を行なうことが可能になり、緩急の
分解能を上げておくことで非常に高精度な緩爬ヲ短時間
で行なえる効果を有する。
第１図は本発明の一実施例を示すブロツク図、第２図は
本発明の一具体例を示す図、第３図は本発明を示す第２
１νＩＬ７）動作を説明する為のタイムチャート、第４
図は愛他信号のゝ゛１”を表わす波形を示す図である。 １・・・発振回路 ２・・・分周回路３・・・
駆動表示部 ４・・・受信回路５・・・シフトハ
ルス発生回路 ６・・・シフトレジスタＡ ７・・・パリティチェック
８・・・シフトレジスタＢ ９・・・各部緩１袋状態を
示４ａ・・・共振回路 ずスイツチ４ｂ・
・・コンパレータ ４Ｃ・・・トランジスタ４ｄ・・
・積分回路 ４θ・・・インバータ５ａ・・・Ａ
ＮＤゲート ５ｂ・・・ＡＮＤゲート６ａ・・・シフト
レジスタ ６ｂ・・・シフトレジスタ 以 上 出願人 株式会社 第二精工舎 代理人 弁理士 最上 務
本発明の一具体例を示す図、第３図は本発明を示す第２
１νＩＬ７）動作を説明する為のタイムチャート、第４
図は愛他信号のゝ゛１”を表わす波形を示す図である。 １・・・発振回路 ２・・・分周回路３・・・
駆動表示部 ４・・・受信回路５・・・シフトハ
ルス発生回路 ６・・・シフトレジスタＡ ７・・・パリティチェック
８・・・シフトレジスタＢ ９・・・各部緩１袋状態を
示４ａ・・・共振回路 ずスイツチ４ｂ・
・・コンパレータ ４Ｃ・・・トランジスタ４ｄ・・
・積分回路 ４θ・・・インバータ５ａ・・・Ａ
ＮＤゲート ５ｂ・・・ＡＮＤゲート６ａ・・・シフト
レジスタ ６ｂ・・・シフトレジスタ 以 上 出願人 株式会社 第二精工舎 代理人 弁理士 最上 務
Claims (3)
- （１）少なくとも緩、９情報である電磁波を受信する受
信回路、受信した直列データを並列テークに変換する直
列−並列変換レジスタと前記直列−並列変傳レジスタの
シフトパルスを発生するシフトパルス発生回路を備え、
このシフトパルスにニジ、前記直列一連列変換レジスタ
に保持された緩急データに基づいて歩度が調整されるよ
うにしたことを特徴とする外部緩急電子時計。 - （２）前記緩装データが、計時の為の基準信号発振回路
の発伽条件を設定するようにした、特許請求の範囲第１
項記載の外部緩急電子時計。 - （３） 前記緩急データが、計時の為の基準信号を分
周する分周回路の分周比を設定するようにした特許請求
の範囲第１項記載の外部緩急電子時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57183077A JPS5972082A (ja) | 1982-10-19 | 1982-10-19 | 外部緩急電子時計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57183077A JPS5972082A (ja) | 1982-10-19 | 1982-10-19 | 外部緩急電子時計 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972082A true JPS5972082A (ja) | 1984-04-23 |
Family
ID=16129347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57183077A Pending JPS5972082A (ja) | 1982-10-19 | 1982-10-19 | 外部緩急電子時計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972082A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49109073A (ja) * | 1972-06-01 | 1974-10-17 | ||
| JPS5057670A (ja) * | 1973-09-21 | 1975-05-20 | ||
| JPS5174670A (ja) * | 1974-12-23 | 1976-06-28 | Seiko Instr & Electronics |
-
1982
- 1982-10-19 JP JP57183077A patent/JPS5972082A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49109073A (ja) * | 1972-06-01 | 1974-10-17 | ||
| JPS5057670A (ja) * | 1973-09-21 | 1975-05-20 | ||
| JPS5174670A (ja) * | 1974-12-23 | 1976-06-28 | Seiko Instr & Electronics |
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