JPS5971089A - 表示制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータにて与えられる各種の情報をＣ
ＲＴディスプレー装置にて表示するため表示制御回路に
関し、特に、外部同期信号に同期したビデオデータを出
力する外部同期機能を備えた表示制御回路に関する。

〔背景技術とその問題点〕

一般に、コンピュータ（以下、単にＣＰＵという。）に
て与えられる各種の情報を通常のテレビジョン受像機に
て画像表示するＣＲＴディスプレー装置による表示機能
を備えたコンピュータシステムでは、１つの文字や図形
をドツト・パターンにて表示するようになっておシ、各
種ドツト・パターンを記憶するビデオＲＡＭを利用した
所謂Ｖ・ＲＡＭ方式による表示制御が広く採用されてい
る。上記Ｖ−ＲＡＭ方式を採鞠したコンピュータシステ
ムでは、第１図に一般的な構成を示しであるように、Ｃ
ＰＵ１の使用効率の低下を防ｔＬするために、ビデオＲ
ＡＭ２をセレクタ３，４を介しテＣ’Ｐ　Ｕ　ｉのバス
とビデオデータの読出制御手段として広く知られている
ＣＲＴコントローラｃ以下、単にＣＲＴＣという。）５
のバスに交互に接続して、上記ビデオＲＡＭ２から読出
されるパラレルデータをパラレル・シリアル変換器ｃ以
下、単Ｋ　Ｐ／ｓ変換器という。）６にてシリアル・デ
ータに変換して出力するようになっている。このように
、バスをマルチプレクスして使用する場合には、ＣＰＵ
１のクロンクＣＰＵＣＫ同期してＣＲＴｅ３を動作させ
る必要があり、共通のクロックジェネレータ７にてＣＰ
Ｕ１、ビデオＲＡＭ２、セレクタ３，４、ＣＲＴＣ５や
＆心変換器６等に動作クロックが与えられる。

ここで、上記コンピュータシステムにおいて、１文字の
ドント・パターンが横８ドツトで、１行８ラインで２５
行表示を行って、画面に８０文字の表示を行なう場合に
、システムクロックを３２６　Ｍ　Ｈｚのドントクロッ
クＩＮＴ、ＤＣＫて駆動さＨｚ　−２ＭＨｚのキャラク
タクロツクＩＮＴ、ＣＣＭＨｚ　＝１５．６２５ＫＨｚ
なる周波数ｆＨの水平向４Ｈｚなる周波数ｆｖの垂直同
期信号ＩＮＴ、ＶＤ。

とを出力する。

上記コンピュータシステムにおいては、例えば第２図に
示すように、ＣＰＵ１にて与えられる情報のビデオデー
タが、１水平走査期間ＩＨｘＮｒ＋を６４μＳとした繰
返し周期で、水平周期タイミングから１２μＳ後に４０
μＳの映像期間Ｔｖに亘って出力される。ここで、ＮＴ
ＳＣ方式における１水平走査期間ＩＨＮＴＳＣは、６３
．５μｓであり、上記コンピュータシステムにおける１
水平走査期間ｉ　ＨｘＮＴｚと異なっている。すなわち
、上記ＣＲＴＣ５にで得られる水平同期信号ＩＮＴ、Ｈ
Ｄおよび垂直同期信号ＩＮＴ、ＶＤは、標準テレビジョ
ン方式例えばＮＴＳＣ方式における水平同期信号ＨＤＮ
ＴＢ　ｃと垂直同期信号ＶＤＮＴＳＣとは各周波数が少
しずれたものとなっている。上記周波数のずれはコンピ
ュータシステム単独のデータ表示を行うには問題になら
ないのであるが、例えば通常のテレビジョン信号による
画像とＣＰＵＩにて与えられ情報の画像とを重ね合せて
表示するような場合に、テレビジョン受像機側の同期が
とれなくなり鮮明な画像表示を行なうことができなくな
ってしまう。

〔発明の目的〕

そこで、本発明は、上述の如きコンピュータシステムに
おける問題点に鑑み、システム構成を変更することなく
、且つＣＰＵ系に悪影響を与えることなく、特に、ビデ
オテープレコーダによシ変速再生したビデオ信号のよう
に所謂バーノイズを含んだテレビジョン信号に対しても
良好に画像の重ね合せを行ない得るようにした、新規な
構成の表示制御回路を、提供するものである。

〔発明の概要〕

本発明は上述の目的を達成するために、コンピュータシ
ステムから出力されるビデオデータを外部同期信号Ｖコ
同期せしめる機能を備えた表示制御回路において、上記
ビデオデータの有効表示領域を検出する手段を設けると
ともに、上記有効表示領域外ではビデオデータの外部同
期を解除する手段を設けたことを特徴とする表示制御回
路を要旨とするものである。

〔実施例〕

以下、本発明の一実施例について図面Ｋｌい詳細に説明
する。

第３図のブロック図に基本的な構成を示す実施例は、本
発明を上述の第１図に示したシステム構成のコンピュー
タシステムに適用し、クロックジェネレータ７にて与え
られるシステムクロックに同期した内部同期モードのビ
デオデータと、第１の信号入力端子７に供給される外部
同期信号ＥＸＴ、５ｙｎｃに同期した外部同期モードの
ビデオデータとを選択的に出力できるよう−にしたもの
である。

この実施例において、第１の信号入力端子８には、外部
同期信号Ｅ　Ｘ　Ｔ、　Ｓ　ｙｎｃとしてＮＴＳＣ方式
の複合テレビジョン信号が供給されている。上記複合テ
レビジョン信号は第１の信号入力端子８から同期分離回
路２０に供給される。上記同期分離回路２０は、上記複
合テレビジョン信号中の水平同期信号ＥＸＴ、ＨＤおよ
び垂直同期信号ＥＸ、ＶＤを抜取り、谷同期信号ＥＸＴ
、ＨＤ　、ＥＸＴ、ＶＤをキャラクタクロツク形成回路
１０に供給するとともにデータセレクタ６０に供給して
いる。上記キャラクタクロツク形成回路１０は、コンピ
ュータシステムのクロックジェネレータ７から内部同期
したキャラクタクロックＩＮＴ、ＣＣが供給されている
とともに、ＣＲＴＣ５から各同期信号ＩＮＴ、ＨＤ　、
　Ｉ　ＮＴ、ＶＤが供給されている。このキャラクタク
ロック形成回路１０は、上記キャラクタクロックＩＮＴ
、ＣＣおよび各同期信号ＩＮＴ、ＨＤ。

Ｉ　Ｎ　Ｔ、Ｖ　Ｄに基いて、後述する動作によシ外部
同期モードのキャラクタクロン２ＥＸＴ、ＣＣを形成し
、このキャラクタクロックＥＸＴ、ＣＣを信号選択スイ
ッチ５０を介して上記ＣＲＴＣ５に供給している。上記
信号選択スイッチ５０は、第２の信号入力端子９に供給
されるモード指令信号ＭＣにより切換制御されており、
内部同期モード時には上記クロンクジエネレータ７から
のキャラクタクロックＩ’Ｎ’ｌ’、ＣＣを上記ＣＲＴ
Ｃ５に供給し、外部同期モード時には上記キャラクタク
ロック形成回路１０からのキャラクタクロックＥＸＴ、
ＣＣを」二記ＣＲＴＣ５に供給するようになっている。

さらに、上記同期分離回路１０にて得られる外部水平同
期信号Ｅ　Ｘ　Ｔ、ＨＤは、フェーズロックドループ回
路（以下、単にＰＬＬ回路という。）３０に供給されて
いる。上記ＰＬＬ回路３０は、上記外部水平同期信号Ｅ
ＸＴ、ＨＤの位相Ｑて位相ロンジした１６ＭＨｚのドン
トクロノクＥＸＴ、ＤＣを形成し、このドントクロツク
ＥＸＴ、ＤＣを書込みクロックとしてメモリ回路４０に
供給している。上記メモリ回路４０には、コンピュータ
システムのクロンクジエネレータ７から内部同期シた１
６ＭＨ２のドントクロノクＩＮＴ、ＤＣが書込みクロッ
クとして供給されている。このメモリ回路４０は、信号
の書込み動作と読出し動作が非同期に行ない得るＦＩＦ
Ｏメそり等から成シ、コンピュータシステムの＆心変換
器６から出力されるビデオデータが内部同期した書込み
クロックにて書込まれる。

そして、上記メモリ回路４０に書込まれたビデオデータ
がＰＬＬ回路３０からの外部同期した読”出しタロツク
にて読出される。上記メモリ回路４０から読出されるビ
デオデータは、データセレクタ６０に供給される。上記
データセレクタ６０は、第２の信号入力端子９に供給さ
れるモード指定信号ＭＣにて動作制御されており、内部
同期モード時にはＣＲＴＣ５からの各同期信号ＩＮＴ、
ＨＤ。

ＩＮＴ、ＶＤとＰ／Ｓ変換器６からのビデオデータを出
力し、外部同期モード時には同期分離回路２０からの各
同期信号ＥＸＴ、ＨＤ　、ＥＸＴ、ＶＤと、メモリ回路
４０からのビデオデータが出力される。

ここで、上述の如き構成の実施例におイテ、ＣＲＴＣ５
は、内部同期モードでは上述の第２図のタイムチャート
に示した通常の動作を行ない、外部同期モードでは第４
図のタイムチャートに示すように上記内部同期モードに
おける水平走査期間ＩＨＩＮＴＩすなわち６４μｓより
も６μｓだけ短い５８μＳの水平走査期間ＩＨｘＮＴ２
　　となるようにプログラム設定され、同様に垂直走査
期間１■□ＮＴ２もＮ　Ｔ　、Ｓ　Ｃ方式における２６
２．５Ｈよシも少ない例えば２５４１１どなるようにプ
ログラム設定される。なお、汎用のＣＲＴＣはプログラ
ム機能を備えているので上述の如きプログラムの設定変
更をＣＰＵＩからプログラムデータを与えることによシ
簡単に行なうことができる。すなわち、上記ＣＲＴＣ５
は、外部同期モードにおいてはＮＴＳＣ方式における正
規の水平同期信号ＨＤ　Ｎ　Ｔ　Ｓ　Ｃすなわち外部水
平同期信号ＥＸＴ、ＨＤよりも常に早めに水平同期信号
ＩＮＴ、ＨＤ２を出力するようになっている。

そして、この実施例におけるキャラクタクロック形成回
路１０は、外部同期モードのときにクロンクジエネレー
タ７からのキャラクタクロックを信号選択スイッチ５０
を介して上記ＣＲＴＣ５に次のように供給する。すなわ
ち、上記キャラクタクロック形成回路１０は、外部水平
同期信号ＥＸＴ、ＨＤを検出すると上記クロックジェネ
レータ７からのキャラクタクロックを上記ＣＲＴＣ５に
供給し、このＣＲＴＣ５から水平同期信号ＩＮＴ、ＨＤ
２が出力されると、上記ＣＲＴＣ５へのキャラクタクロ
ックの供給を停止し、さらに次の外部水平同期信号ＥＸ
Ｔ、ＨＤを検出すると再びキャラクタクロックの供給を
開始する。すなわち、上記ＣＲＴＣ５は、水平同期信号
ＩＮ’ｒ、ＨＤ、、の出力タイミングから外部水平同期
信号ＥＸＴ、）ＩＤの入力タイミングまでの間、キャラ
クタクロックの供給が停止される。上記ＣＲＴＣ５は、
キャラクタクロックの供給が停止されると、その状態を
維持し続ける。この実施例では、外部水平同期信号ＥＸ
Ｔ、ＨＤよりも常に早めにＣＲＴＣ５から水平同期信号
ＩＮＴ、ＨＤ２が出力されるので、上述の如くキャラク
タクロックの供給を単に停止するだけで、外部水平同期
信号ＥＸＴ、ＨＤＶＣ，同期した水平同期信号ＩＮＴ、
ＨＤ２を上記ＣＲＴＣ５から得ることができる。なお、
垂直同期信号ＩＮＴ、ＶＤ２についても、外部垂直同期
信号ＥＸＴ、ＶＤを検出するまでの間、キャラクタクロ
ックの供給を停止することにより、上記外部垂直同期信
号ＥＸＴ、ＶＤＫ同期した垂直同期信号Ｉ　Ｎ　Ｔ−Ｖ
　Ｄ　２をＣＲＴＣ５にて得ることができる。

上述のようにキャラクタクロック形成回路１０より信号
選択スイッチ５０を介して供給されるキャラクタクロッ
クＥＸＴ、ＣＣにて動作するＣＲＴＣ５は、上記内部同
期したキャラクタクロック■ＮＴ、ＣＣのクロック幅分
だけの誤差をもって外部同期した状態でビデ万データを
出力することがで上記ＣＲＴＣ５から出力される外部同
期されたビデオデータは、ｓ／Ｐ変換器６を介してメモ
リ回路４０に供給され、上記クロック幅分のジンクの補
正処理が施こされる。すなわち、上記メモリ回路４０は
、書込み動作と読出し動作とが非同期に行ない得るＦＩ
Ｆｏメモリがら成り、クロックジェネレータ７からのド
ントクロツクＩＮＴ、ＤＣＫて上記ビデオデータが書込
まれ、ＰＬＬ回路３゜からのトン！・クロックＥＸＴ、
ＤＣＶＣより胱出しが行われている。上記ＰＬＬ回路３
ｏでは、外部水平同期信号ＥＸＴ、ＨＤ１７）周波数ｆ
ｈＥＸＴノ１０２４倍の周波数を有するドントクロノク
ＥＸＴ、ＤＣを形成して上記メモリ回路４０ｖＣ供給し
ている。ここで、水平走査周波数ｆｈＦ、ＸＴを１５．
７３４ＫＨｚとすると、上記ＰＬＬ回路３０Ｕ、１６．
１１２ＭＨｚＧｒ）　ドア　）クロックＥＸＴ、ＤＣを
形成し、クロンクジエネレータ７による１６ＭＨｚのド
ントクロツクＩＮＴ、ＤＣＫ対し僅かに周波数誤差をも
っているが、この誤差はメモリ回路４０によシ吸収する
ことができる。また、上記水平走査周波数ｆ　ｂｖｙｃ
ｒが変動しても、同様にメモリ回路４０にて吸収するこ
とができる。

上記メモリ回路４０から読出されるビデオデータは、第
１の信号入力端子８（／ｒ−供給される複合テレビジョ
ン信号に完全に同期したものとなる。

次に、上述の実施例におけるキャラクタクロック形成回
路１０の具体的な回路構成およびその動作について第５
図の回路図を用いてさらに詳細に説明する。

第５図において、第１の信号入力端子１０１には上述の
クロンクジエネレータ７から２　Ｍ　Ｈｚのキャラクタ
クロックＩＮＴ、ＣＣが供給され、また、第２の信号入
力端子１０２には同じ（４ＭＨｚのＣＰＵクロンクツク
ＵＣが供給される。また、第３の信号入力端子１０３に
は上述のＣＲＴＣ５から水平同期信号ＩＮＴ、ＨＤ２が
供給され、第４の信号入力端子１０４には同じく垂直同
期信号ＩＮＴ、Ｖ　Ｄ　２が供給される。さらに、第５
の信号入力端子１０５には同期分離回路２０から外部水
平同期信号ＥＸＴ、ＨＤが供給され、第６の信号入力端
子１０６には同じく外部垂直同期信号ＥＸＴ、ＶＤが供
給される。そして、上記第１の信号入力端子１０１に供
給されるキャラクタクロックＩＮＴ、ＣＣが第１および
第２のＤ・フリツプフロツプ１１１．１１２を介して外
部同期モードのキャラクタクロックＥＸＴ、ＣＣとして
信号出力端子１０９よシ出力されるようになっている。

ここで、上記同期分離回路２０は、その信号入力端子２
０１に外部同期信号として供給されるＮＴＳＣ方式の複
合テレビジョン信号について、第１の同期分離器２１０
にて複合同期信号ＣＯＭＩ’。

５ＹＮＣを抜き取り、さらに、この複合同期信号中の垂
直同期信号Ｅ　Ｘ　Ｔ、Ｖ　Ｄを第２の同期分離器２２
０にで抜き取るとともに、上記複合同期信号中の等化パ
ルスを第１および第２のモノステーブルマルチバイブレ
ータ２３１，２３２ｖｃて除去して水平同期信号ＥＸＴ
、ＨＤを形成するようになっている。

そして、上記第１の信号入力端子１０１からキヤラタタ
クロノクがデータ入力として供給テれている第１のＤ・
フリップフロップ１１１は、第３のＤ・フリップフロッ
プ１１３のＱ、出力信号がセント入力として供給されて
おシ、上記第３のＤ・フリップフロップ１１３のＱ３出
出力量の論理値に応じて次のような動作を行なうように
なっている。すなわち、上記第１のＤ・フリップフロッ
プ１１１は、上記Ｑ３出出力量が論理「０」のときには
、そのＱ１出出力対が論理「０」に固定され、上記Ｑ３
出出力量が論理［−１」のときには、第１の信号入力端
子１０１から供給されるキャラクタクロックＩＮＴ、Ｃ
Ｃに同期したＱ１出出力対を出力する。上記第１のＤ・
フリップフロップ１１１のＱ１出出力対は、第２のＤ−
フリップフロップ１廿２にデータ入力として供給されて
いる。なお、上記第１および第２のＤ・フリップフロッ
プ１１１．１１２は、第２の信号入力端子１０２から４
Ｍ、　Ｉ−ｉ　ｚのＣＰＵクロックＣＰＵ、Ｃがクロッ
ク入力として供給されており、上記ＣＰＵクロックＣＰ
Ｕ、Ｃに同期した動作を行′ｆｒ、うようにしである。

ただし、この実施例において、上記第１のイ言号入力端
子１０１に供給されるキャラクタクロックＩＮＴ、ＣＣ
は、上記ＣＰＵクロックＣＰＵ、Ｃとともにクロンクジ
エネレータ７にで形成されたもので予じめシステムクロ
ツクに同期しているので、上記第１および第２のＤ・フ
リップフロップ１１１゜１１２のクロック入力として必
ずしも供給する必要はない。

そして、上記第２のＤ・フリップフロップ１１２は、上
記第３のＤ・フリップフロップ１１３のＱ３出出力量（
でより動作制御された上記第１のＤ・フリップフロップ
１１１のＱ１出出力対をデータ入力として動作して、そ
のＱ２出力信号を外部同期モードのキャラクタクロック
として信号出力端子１０９から出力する。

また、上記第３のＤ・フリップフロップ１１３は、上記
第２のＤ・フリップフロップ１１２から出力されるキャ
ラクタクロックＥＸＴ、ＣＣにて動作する上述のＣＲＴ
０５による水平同期信号ＩＮＴ、ＨＤ２と垂直同期信号
ＩＮＴ、ＶＤ２とが第１のＮＯＲケート１２１を介して
クロック入力として供給されている。すなわち、第３の
信号入力端子１０３から水平同期信号ＥＸＴ、ＨＤ２が
第１のＮＯＲゲー１−１２１を介して上記第３のＤ・フ
リップフロップ１１３に供給されている。また、第４の
信号人力・端子１０４に供給される垂直同期信号ｒｇｘ
’ｒ、ｖＤ２は、インバータ１３１を介してフリップフ
ロップ１４１にクロック入力として供給されておシ、こ
のフリップフロップ１４１のＱ出力信号が上記第１のＮ
ＯＲゲート１２１″ｌｆ：介して上記第３のＤφフリン
プフロソプ１１３にクロック入力として供給されている
。なお、上記第３のＤ・フリップフロップ１１３のデー
タ入力端子は接地されている。゛さらに、上記第３のＤ
・フリップフロップ１１３には、上述の同期分離回路２
０にて得られる各外部同期信号ＥＸＴ、ＨＤ　、ＥＸ”
、ＶＤが第２ＯＮＯＲゲー１−１２２を介してセント入
力として供給されている。すなわち、第５の信号入力端
子１０５に供給される外部水平同期信号ＥＸＴ、ＨＤは
、第１のＮＡＮＤゲート１５１、第３のＮＯＲゲート１
２３、第２のＮＡＮＤゲート１５２を介して上記第２の
ＮＯＲゲート１２２に供給されている。また、第６の信
号入力端子１０６＆で供給される外部垂直同期信号ＥＸ
Ｔ、ＶＤは、インバータ１３２、第４のＮＯＲゲート１
２４、第３のＮへＮＤゲート１５３を介して上記第２の
Ｎ。

Ｒゲート１２２に供給されている。

上記第１ないし第３のＤ−フリップフロップ１１１．１
１２，１１３は、クロンクジエネレータ７にて与えられ
る内部同期したキャラクタクロック■ＮＴ、ＣＣを外部
同期させるためのもので、次のように動作する。

すなわち、第３のＤ・フリップフロップ１１３のＱ３出
出力量が論理「１」になっているとすると、第２のＤ・
フリップフロップ１１２から信号出力端子１０８を介し
て出力されるキャラクタクロックＥＸＴ、ＣＣによりＣ
ＲＴＣ５が動作し、上記ＣＲＴＣ５から水平同期信号Ｉ
ＮＴ、ＨＤ２が出力されたときに上記水平同期信号ＩＮ
Ｔ、ＨＤ２の立下りエツジにて第３のＤ・フリノプフロ
ング１１３がトリガーされて、Ｑ３　出力信号が論理「
０」となる。上記Ｑ３出出力量が論理ｒＯＪになると、
第２のＤ・フリップフロップ１１２は、第１の信号入力
端子１０１からのキャラクタクロックＩＮＴ、ＣＣの立
下シエクジのタイミングでそのＱ２出出力量が論理「０
」に固定される。従って、上記Ｑ２出出力量がキャラク
タクロックＥＸＴ、ＣＣとして与えられているＣＲＴＣ
５は、この動作状態のままで停止する。その後、第５の
信号端子１０５からの外部水平同期信号ＥＸＴ、ＨＤＫ
よって上記第３のＤ・フリップフロップ１１３がセント
され、Ｑ３出出力量が論理「１」になると、上記第２の
ＤＩフリンプフロンプ１１２は、再ヒキャラクタクロツ
クＥＸＴ、ＣＣを出力する。

また、ＣＲＴＣ５から垂直同期信号ＩＮＴ、ＶＤ２が出
力されると、フリップフロップ１４１が上記垂直同期信
号ＩＮＴ、ＶＤ２によりセットされる。

上記フリンフーフロップ１４１は、そのＱ出力信号にて
上記第３のＤ・フリップフロップ１１３をトリガーして
Ｑ３出出力量を論理ｒＯＪにする。すなわち、上記第２
のＤ・フリップフロップ１１２からのキャラクタクロッ
クＥＸＴ、ＣＣの出力を停止せしめる。さらに、上記フ
リップフロップ１４１は、そのＱ出力信号にて第２のＮ
ＡＮＤゲート１５２のゲート制御しているとともに、そ
のＱ出力信号にて上記第３のＮＡＮＤゲート１１３のゲ
ート制御を行っておシ、上記ＣＲＴＣ５から垂直同期信
号ＩＮＴ、ＶＤ２が出力されたときに上記第２のＮＡＮ
Ｄゲート１５２を閉成して外部水平同期信号Ｅ　Ｘ　Ｔ
、ＨＤによる第３のＤ・フリップフロップ１１３のセン
トを禁止するとともに、上記第３のＮＡＮＤゲート１５
３を開成して、外部垂直同期信号Ｅ　Ｘ　Ｔ、Ｖ　Ｄに
より上記第３のＤ・フリップフロップ１１３をセットせ
しめるような制御動作を行なっている。

さらに、第５図に示す具体例において、第１の信号入力
端子１０１に供給されるキャラクタクロックは、第１な
いし第３のカウンタ１６１，１６２．１６３を縦続接続
して成る力９７２回路１６０に、カウンタ入力として供
給されている。このカウンタ回路１６０は、上記第３の
Ｄ・フリップフロップ１１３のＱ３出出力量がクリア入
力として供給されておシ、上記第２のＤ・フリップフロ
ップ１１２から出力されるキャラクタクロックＥＸＴ、
ＣＣがあ゛る一定時間以上に亘って停止された場合に、
上記キャラクタクロックＥＸＴ、ＣＣを強制的に再び出
力させる働きをする。

すなわち、上記カウンタ回路１６０は、上記第３のＤ・
フリップフロップ１１３のＱ３出出力量が論理「０」に
なると、カウント動作状態になシ、上記第１の信号入力
端子１０１から供給されるキャラクタクロックＩＮＴ、
ＣＣをカウントし、ＣＲＴＣ５からの水平同期信号ＥＸ
Ｔ、ＨＤ２に対して８μ８以上に亘って上記キャラクタ
クロックＥＸＴ、ＣＣの出力が停止された場合には上記
第３のＮＯＲゲート１２３、第２のＮＡＮＤゲート１５
２、第２のＮＯＲゲート１２２を介して上記第３のＤ・
フリップフロップ１１３にセント入力を供給する。

また、上記カウンタ回路１６０は、ＣＲＴＣ５からの垂
直同期信号ＩＮＴ、ＶＤ２に対して、７６８μＳ以上に
亘ってキャラクタクロンクＥＸＴ、ＣＣ出力が停止され
ると、第４のＮＡＮＤゲート１５４、第５のＮＯＲゲー
ト１２５、第２のＮＯＲゲ−）１２２を介して上記第３
のＤ・フリップフロップ１１３にセント入力を供給する
。

ここで、一般的なコンピュータシステムにおいてはダイ
ナミックＲＡＭのリフレッシュをビデオＲＡＭのＣＲＴ
Ｃにリフレノシュを兼用して行なうので、上記ＣＲＴＣ
を長時間に亘って停止し続けるとダイナミックＲＡＭの
内容が破壊されてしまう。従って、上記ＣＲＴＣは、一
定時間以上に亘って停止させることができない。そこで
、上述の具体例では、７６８μｓ以上に亘ってＣＲＴＣ
５の動作が停止されることがないようにしである。

また、外部水平同期信号Ｅ　Ｘ　Ｔ、ＨＤが第６図へに
示すように欠格していた場合に、キャラクタクロックＥ
ＸＴ、ＣＣの停止期間を制限しないと第６図Ｂに示すよ
うに次の水平同期信号まで停止して、１水平走査期間１
Ｈだけずれた同期状態になってしまう。しかし、この具
体例のように、キャラクタクロツクＥＸＴ、ＣＣの停止
期間を８μＳに制限すれば、第６図ＣＫ示すように、Ｉ
Ｈのずれを生ずることなく常に正規の同期状態を維持す
ることができる。

さらに、この具体例において、上記キャラクタクロック
の停止期間８μｓは、ＣＲＴＣ５からの水平同期信号Ｉ
　Ｎ　Ｔ−ＨＤ　２が論理「０」となってから正規の水
平同期信号、すなわち外部水平同期信号ＥＸＴ、ＨＤま
での時間ＴＡを６μｓＫ設定し、上記正規の水平同期信
号ＥＸＴ、ＨＤからキャラクタクロックが強制的に出力
されるまでの時間ＴＢを２μｓに設定しである。すなわ
ち、ＣＲＴＣ５は正規の水平走査期間１ＨＮＴＳＣよシ
も６μｓだけ短くセットされているので、正規の水平同
期信号ＥＸＴ、ＨＤＪ：すも６μＳだけ早く水平同期信
号■Ｎ　Ｔ、ＨＤ２が論理「０」になシ、そして連続し
て８μｓ経過しても外部水平同期信号ＥＸＴ、ＨＤが検
出されないとキャラクタクロックＥＸＴ、ＣＣがスター
トするようになっている。

ここで、上記時間ＴＡ−ＴＢをそれぞれ例えば４μＳに
設定したとすると、第７図Ａｖｃ示すようにＣＲＴＣ５
の水平同期信号ＩＮＴ、ＨＤは正規の水平同期信号ＥＸ
Ｔ、ＨＤよりも４μｓだけ早く論理「０」となシ、キャ
ラクタクロックＥＸＴ、ＣＣが停止される。そして、正
規の水平同期信号ＥＸＴ、ＨＤが来るべき時間よシも４
μｓ経過しても外部水平同期信号ＥＸＴ、ＨＤが検出さ
れないと、キャラクタクロックＥＸＴ、ＣＣが強制的に
出力され、５９．５μｓ後にＣＲＴＣ５から水平同期信
号ＩＮＴ、ＨＤが出力される。上記ＣＲＴ　Ｃ５から出
力される水平同期信号ＩＮＴ、ＨＤは、外部水平同期信
号ＥＸＴ、ＨＤと計算上一致する。従って、上記外部水
平同期信号ＥＸＴ、ＨＤがジンクにより僅かに変動して
ＣＲＴＣ５の水平同期信号ＩＮＴ、ＨＤよりも遅れたと
すると、第７図Ｂに示すように上記水平同期信号ＥＸＴ
、ＨＤのタイミングで再び同期動作が行われてしまう。

また、逆に外部水平同期信号ＥＸＴ、ＨＤがＣＲＴＣ５
の水平同期１８号ＩＮＴ、ＨＤよりも早く発生すると第
７図ＣｖＣ示すように再び同期状態になるまで数Ｈ期間
必要とし、しかもＩＨずれた同期状態になってしまう。

すなわち、外部水平同期信号Ｅ　Ｘ　Ｔ、ＨＤのジンク
によって安定した同期動作を行なうことができなくなっ
てしまう。また、上記時間ＴＡ、ＴＢをＴＡ＞ＴＢとな
るように設定した場合には、常に上記第７図Ｃに示した
同期状態となってしまい、外部水平同期信号ＥＸＴ、Ｈ
Ｄの僅かな乱れにより同期がずれてしまい、しかも再び
同期したとしてもＨのずれを伴う結果になる。

従って、この具体例では、上述のように上記時間Ｔ　Ａ
）　Ｔ　１１となるように設定して、安定した同ｊす１
動作を行ない得るようにしておる。なお、垂直同期信号
についても上述の水平同期信号と同様なことがいえる。

上述の如き同期動作により、通常のＮＴＳＣ方式のテレ
ビジョン信号に対しては確実に同期することができる。

さらに、上記第５図に示した具体例では、ビデオテープ
レコーダＣ以下、単にＶＴＲという。）により変速再生
を行って得られるビデオ信号のようにバーノイズを含ん
だ複合テレビジョン信号に対しても、有効に働き得るよ
うにしである。

すなわち、ＶＴＲの変速再生時には所謂バーノイズが画
面の横方向に生じ、このときの信号は全くノイズ成分で
しかない。上記バーノイズは画面の上部と下部、すなわ
ち垂直同期信号ＥＸＴ、ＨＤの前後に定常的に発生する
ことが多い。これに対し、コンピュータシステムから出
力されるビデオデータによる画像表示は、通常の有効画
面内で行なわれる。

そこで、この具体例では、第３の信号入力端子１０３に
供給されるＣＲＴＣ５からの水平同期信号Ｉ　Ｎ　Ｔ−
ＨＤ　２を第２のカウンタ回路１７０にでカウントして
、上記ビデオデータによる画像の表示領域を検出し、こ
の表示領域以外では外部同期を外ずしてＣＲＴＣ５の動
作を自走せしめるように制御する。

上記カウンタ回路１７０は、２個のカウンタ１７１．１
７２にて構成されておシ、上記第６の信号入力端子１０
６に供給される外部垂直同期信号Ｅ　Ｘ　Ｔ、　Ｖ　Ｄ
をセット入力とするフリップフロップ１４２が論理「１
」のＱ出力信号、論理「０」のＱ出力信号を出力すると
、カウント動作状態となる。そして、上記カウンタ回路
１７０の第１のカウンタ１７１は、プリセットカウンタ
が用いられている。上記第１のカウンタ１７１にプリセ
ント入力を供給する第４および第５のＤ・フリップフロ
ップ１１４．１１５のＱ、、Ｑ、出力信号がともに論理
「０」であるとすると、上記第１のカウンタ１７１は、
初期値が「０」にプリセントされ、上記ＣＲＴＣ５から
の水平同期信号Ｉ　Ｎ　Ｔ−ＨＤ２の立上りエツジをカ
ウントする。そして、第２のカウンタ１７２は、３２Ｈ
目に第６のＤ・フリップフロップ１１６をトリガーして
そのＱ６出出力量により上記第１のＮＡＮＤゲート１５
１を開成せしめて外部水平同期信号ＥＸＴ、ＨＤの通過
を許可する。さらに、上記第２のカウンタ１γ２は、第
５のＮＡＮＤゲート１５５を介して２５５Ｈ目に上記第
６のＤ・フリップフロップ１１６をセントして上記第１
のＮＡＮＤゲー）１５１ｅ閉成せしめ外部水平同期信号
ＥＸＴ、ＨＤの通過を禁止するとともに、上記フリップ
フロップ１４２をリセットして上記カウンタ回路１１０
を初期状態に戻す。また、上記第６のＤ・フリップフロ
ップ１１６は、そのＱ６出出力量を第６のＮＡＮＤゲー
ト１５６に供給するとともに、第７のＤ・フリップフロ
ップ１１７にデータ入力として供給している。

さらに、上記第６のＤ・フリップフロップ１１６は、そ
のＱ６　出力信号を第８のＤ・フリップフロップ１１８
にクロツク入力として供給している。

そして、上記第７のＤ・フリップフロップ１１７は、第
５の信号入力端子１０５から外部水平同期信号ＥＸＴ、
ＨＤがクロツク入力として供給されてお）、そのＱ、出
力信号を上記第６のＮＡＮＤゲ−）１５６に供給してい
る。また、上記第８のＤ・フリップフロップ１１８は、
上記外部水平同期信号Ｅ　Ｘ　Ｔ、ｍ　Ｄがデータ入力
として供給されておシ、そのＱ８出力信号を上記第４の
Ｄ・フリップフロップ１１４にクロツク入力として供給
している。

上記第６のＤ・フリップフロップ１１６は、上記フリッ
プフロップ１４２が外部垂直同期信号ＥＸＴ、ＶＤより
セットされ、上記第２のカウンタ回路１７０にてＣＲＴ
Ｃ５の水平同期信号ＩＮＴ、ＨＤの立上りをカウントし
ている間、論理「１」のＱ６出出力量を出力する。また
、このとき第６のＤ・フリップフロップ１１６のＱ６出
出力量は論理「０」となっている。従って、第６のＮ　
ＡＮＤゲート１５６は論理「０」の出力をインバータ１
３４を介して上記第３のＤ−フリップフロップ１１３に
リセット入力として供給している。

そして、上記第２カウンタ回路１７０が３２Ｈ目をカウ
ントすると上記第６のＤ・フリップフロップ１１６のＱ
６出出力量が論理「０」になり、上記第６のＮＡＮＤゲ
ート１５６の出力が論理「１」になる。すると、上記第
３のＤ・フリップフロップ１１３は、上記第６のＮＡＮ
Ｄゲート１５６からのｆ＋ｌｉａ理「１」の出力がイン
バータ１３４を介してリセット入力として供給されると
ともに、第２、第３のＮＡＮＤゲー）１５２，１５３、
第２のＮＯＲゲート１２２を介してセント入力として供
給されるので、リセット入力はｉ＠理「０」、セント端
子は論理「１」となシ、論理「０」のＱ３出出力量を上
記第１のＤ・フリップフロップ１１１にセクト入力とし
て供給する。従って、第２のＤ−フリップフロップ１１
２によるキャラクタクロックＥＸＴ、ＣＣの出力が停止
し、ＣＲＴＣ５が停止する。この状態で外部水平同期信
号Ｅ　Ｘ　Ｔ、ｌ−ＩＤが第７のＤ・フリップフロップ
１１７にクロツク入力として供給されると、その立上り
エツジにて上記第７のＤ・フリップフロップ１１１のＱ
７出力信号が論理「１」となる。従って、上記第６のＮ
ＡＮＤゲート１５６の出力は論理「０」になシ、上記第
３のＤ・フリップフロップ１１３がリセットされ、ＣＲ
ＴＣ５の動作が開始される。すなわち、この時点で上記
ＣＲＴＣ５からの水平同期信号ＩＮＴ、ＨＤ２の立上り
と外部水平同期信号ＥＸＴ、ＨＤの立上シがキャラクタ
クロックＩＮＴ。

ＣＣのタロツク幅内の誤差で同期され、上記ＣＲＴＣ５
は、外部垂直同期信号Ｅ　Ｘ　Ｔ、Ｖ　Ｄから数えて３
２Ｈ目から２５５Ｈ目までの間に亘って外部同期した動
作を行ない、それ以外は上記外部同期信号ＥＸ　Ｔ、Ｈ
Ｄ　、　Ｅ　Ｘ　Ｔ、ＶＤの影響を被むることなく、自
走した動作を行なう。

ここで、上記第２のカウンタ回路１１０にょシ検出され
る３　２　Ｈ目のタイミングと上記外部水平同期信号Ｅ
ＸＴ、１（Ｄのタイミングとが第８図ＡｖＣ示すように
近づくと、上記第６のＮＡＮＤゲート１５６の出力が極
めて細いパルスになってしまい、上記外部水平同期信号
ＥＸＴ、ＨＤが第８図Ｂに示すようにジッタにより変動
した場合に同期の開始タイミングが一定にならず、±Ｉ
Ｈだけずれてしまう虞れがある。

そこで、この具体セ１」では、外部水平同期信号ＥＸ　
Ｔ、　ｆｉ　Ｄをデータ入力とする上記第８のＤ・フリ
ップフロップ１１８のＱ８出出力量にて第４のＤ・フリ
ップフロップ１１４をトリガーして、この第４のＤ・フ
リップフロップ１１４の動作状態を反転せしめるように
している。

すなわち、上述の説明では第４および第５のＤ・フリッ
プフロップ１１４，１１５の各Ｑ４．Ｑ、出力信号は論
理「０」に仮定していたが、上記第８のＤ・フリップフ
ロップ１１８のＱ８出出力量をクロック入力として上記
第４のＤ・フリップフロップ１１４Ｖｃ供給することに
より、第４のＤ・フリップフロップ１１４のＱ４出出力
量は論理「１」となる。従って、上記第２のカウンタ回
路１１０は、第１のカウンタ１γ１が初期値に［−１１
にプリセントされるので、上記第６のＤ・フリップ７ｏ
ンプ１１６をＩＨだけ早くトリガーすることになる。こ
れによシ、外部水平同期信号ＥＸＴ、ＨＤとＣＲＴＣ５
の水平同期信号ＩＮＴ、ＨＤ２との差は２μＳ変化する
。すなわち、上記第６のＤ・フリッフロップ１１６のＱ
。出力信号が論理「１」になるタイミングが３２Ｈ目か
ら３１Ｈ目に変化するので、ＣＲＴＣ５は正規の水平走
査周期よりも２μｓだけ長い周期で自走し、外部水平同
期信号ＥＸＴ、ＨＤとの関係が２μｓだけ変化する。

そして、次のフィールドでも同様に外部水平同期信号Ｅ
ＸＴ、ＨＤが論理「ｏ」の状態で上記第４のＤ・フリッ
プフロップ１１４がトリガーされると、（万び］二８己
第４のＤ・フリップフロップが第８のＤ・フリップフロ
ップ１１８のＱ８出出力量によりｌ・リガー卓れる。す
ると、上記第４のＤ・フリップフロップ１１４のＱ４出
出力量は論理「０」となり第５のＤ・フリップフロップ
１１５のＱ，出力信号が論理「１」となシ、上記第２の
カウンタ回路１１０は３０Ｈ目で上記第６のＤ・フリッ
プフロップ１１６をトリガーする。上記第４および第５
のＤ・フリップフロップ１１４．１１５は、２ｂｉｔの
バイナリ−カウンタを構成しておシ、論理「０．ＯＪ〜
ｌ’−１．ＩＪまでの最大４Ｈ変化することが可能であ
り、３２Ｈ目から２９Ｈ目まで同期開始タイミングを変
化させることができる。すなわち、外部水平同期信号Ｅ
ＸＴ．ＨＤに対しては、２μｓＸ４＝８μｓだけ変化可
能で、上記３　２　ｉ−Ｉ目から２９Ｈ目までの間で安
定点が存在し、この安定点まで同期開始タイミングを変
化して同期動作を行なうことができる。このようにして
安定点から同期を開始すれば、外部水平同期信号ＥＸＴ
．Ｉ（Ｄがジッタにより変動しても、第９図のタイムチ
ャー１・に示すように確実に外部同期をとることができ
る。

なお、上記第４および第５のＤ・フリップフロップ１１
４，１１５Ｖ？−、さらに１ビット分のＤ・フリップフ
ロップを付加して、８進カウンタを構成し、その出力を
上記第１のカウンタ１７１のプリセント端子Ｃに供給す
れば３２Ｈから２　５　Ｈの範囲で同期開始タイミング
を変化させることができ、外部水平同期信号ＥＸＴ．Ｈ
Ｄの差が２μｓ×８＝１６μｓに変化し、よりジッタに
よる誤動作の虞れの少ない回路構成とすることができる
。

さらに、上述の実施例におけるＰＬＬ回路３０およびメ
モリ回路４０の具体的な回路構成およびその動作につい
て第１０図の回路図を用いてさらに詳細に説明する。な
お、第１０図には、上述のルへ変換器６にてシリアルデ
ータに変侠されたビデオデータのうちの赤色Ｒ信号につ
いての信号処理部のみを示してあシ、他の色Ｇ，Ｂ信号
については全く同じ回路を用いるので説明を省略する。

第１０図において、第１の信号入力端子４０１には上述
の第５図に示した具体例における第３のＤ・フリップフ
ロップ１１３のＱ３出力信号が供給され、このＱ３出力
信号がメモリ回路４０の２１固のＦ　Ｉ　Ｆ　Ｏメモリ
４３１，４３２にクリア入力として供給されている。ま
た、第２の信号入力端子４０２には同じ上述の具体例に
おける第２のＤ・フリップフロップ１１２のＱ２出力信
号が供給されており、とのＱ２出力信号が上記２個のＦ
ＩＦＯメモ！Ｊ　４３１　、４３２に書込みクロックと
して供布されている。さらに、第３の信号入力端子４０
３には上述のル＄変換器６からシリアルデータのＲ信号
が供給されておシ、とのＲ信号がシリアルパラレルＳ／
Ｐ変換器４１０にデータ入力として供給されている。ま
た、第４の信号入力端子４０４には上述のクロックジェ
ネレータ７から回部同期した１６ＭＨｚのドントクロノ
クＩＮＴ、ＤＣが供給されておシ、このドノトクロツク
Ｉ　Ｎ　Ｔ、Ｄ　Ｃが上記Ｓ／Ｐ変換器４１０にクロッ
ク入力として供給されている。そして、第５の信号入力
端子３０１には上述の同期分離回路２０にで得られる外
部水平同期信号ＥＸＴ、ＨＤが供給されており、この外
部水平同期信号ＥＸＴ、ＨＤはＰＬＬ回路３０の位相比
較器３１０に供給されるとともに、Ｄ・フリップフロッ
プ３５０にリセット入力として供給されている。

上記シφ変換器４１０は、第３の信号入力端子４３を介
して供給されるシリアルデータのＲ信号をパラレルデー
タに変換する。このシψ変換器４１０にてパラレルデー
タに変換したＲ信号は、上記第２の信号入力端子４０２
に供給されるＱ２信号をクロックとして作動するランチ
回路４２０にてランチされ１バイト毎に２１固のＦＩＦ
Ｏメモリ４３１．４３２書込まれる。

この具体例において、上記ＦＩＦＯメモリ４３１．４３
２は、それぞれ８バイトの記憶内容を有し、２個で１６
文字分のＲ信号を記憶できるようになっている。

上記メモリ回路４０を構成している各ＦＩＦＯメモ１Ｊ
４３１，４３２ＶＣは、Ｄ・フリップフロップ３５０の
Ｑ出力信号によりゲート制御されている第１のＮＡＮＤ
ゲート３６２を介してＰＬＬ回路３０のカウンタ回路４
３０から読出しクロックが供給されている。上記読出し
クロックに従って各ＦＩＦＯメモリ４３１．４３２がら
読出されるパラレルデータのＲ信号は、ル４変換器４４
０を介してパラレルデータに変換され上述のデータセレ
クタ６０に供給される。

また、上記ＰＬＬ回路３０は、電圧制御型発振器ＶＣ０
３３０の発振出力をカウンタ回路３４０較器３１０にて
外部水平同期信号ＥＸＴ、ＨＤと位相比較し、この位相
比較出力をローパスフィルタ３２０を介して上記ＶＣＯ
３３０に制御電圧として供給す゛ることによシ、上記Ｖ
ＣＯ３３０がら外部水平同期信号ＥＸＴ、ＨＤの位相に
固定された発振出力を得ている。従って、上記外部水平
同期信号ＥＥＸＴ、ＨＤの周波数ｆｈＦ、ｘｒを１５．
７３ＫＨｚ　　とすれば、上記ＶＣＯ３３０の発振周波
数は１６．１１４ＭＨ２となる。このＶＣＯ３３０の発
振出力が上記メモリ回路４０のシφ変換器４４０にクロ
ック入力として供給されている。

さらに、この具体例におけるＰＬＬ回路３０のカウンタ
回路３４０は、３個の４ｂｉｔカウンタ３４１．３４２
，３４３を縦続接続して成る。そして、上記ＶＣＯ３３
０の発振出力がクロック入力として供給されている第１
のカウンタ３４１はツク入力として供給している。また
、上記第１の−タ３６３を介して上記第１のＮＡＮＤゲ
ート３６２に供給している。さらに、上記第１のカウン
ト３６１を介して上記メモリ回路４０の＆＄変換器４４
０にロード入力として供給している。また、Ｑ２Ｃを上
記Ｄ・フリップフロップ３５０にクロツカＱ２Ｄを第３
のカウンタ３４３にクロック入力として供給している。

そして、上記第３のカウンタ上記位相比較器３１０に供
給している。

この具体例の動作を示すタイムチャートを第１１図Ａお
よび第１１図ＢＫ示してちる。

第１１図へは上記ＣＲＴＣ５のクロックがスタートする
ときの動作を示しておシ、第１の信号入力端子４０１に
供給されるＱ３出出力量が論理「１」になって第２の信
号入力端子４０２にＱ２出出力器、すなわち内部同期モ
ードのキャラクタクロックＥＸＴ、ＣＣの反転出力が供
給されると、上記Ｑ２出出力器の立上りエツジを書込み
クロノクトシテ、各ＦＩＦＯメモリ４３１．４３２にラ
ンチ回路４２０からＲ信号が書込まれる。上記ＦＩＦＯ
メモリ４３１，４３２への書込み動作は、コンピュータ
システムのクロックジェネレータ７にて与えられるシス
テムクロックに全て同期して行なわれる。

そして、上記Ｑｓ出力信号が論理「１」となって約４μ
Ｓ後にカウンタ回路３４０の第２のカウンタ３４２から
論理「１」のＱ２Ｃ出力信号がＤ・フリツプフロツプ３
５０にクロック入力として供給され、このＤ・フリツプ
フロツプ３５０のＱ出力信号により第１のＮＡＮＤゲー
ト３６２が開成される。すると、上記カウンタ回路３４
０の第１のカウンタ３４１のＱＩＣ出力信号が上記第１
のＮＡＮＤゲート３６２を介して上記ＦＩＦＯメそり４
３１．４３２に読出しクロツクとして供給される。第１
１図Ｂは、このときの動作状態を示している。すなわち
、上記ＦＩＦＯメモリ４３１，４３２は、第１のＮＡＮ
Ｄゲート３６２を介して供給される読出しクロツクの立
下シエノジのタイミングで信号の読出しが行なわれる。

そして、このＦＩＦＯメモリ４３１，４３２から読出さ
れるＲ信号がＳ／Ｐ変換器４４０１／ＩＩ：てシリアル
データに変換される。上記ＦＩＦＯメモリ４３１．４３
２の信号読出し動作は、ＰＬＬ回路３０にて形成される
外部同期した１６Ｍｆ（ｚのドントクロノクＥＸＴ、Ｄ
Ｃのタイミングで全て行われる。

ここで、この実Ｋｊ例では、上述の如くコンピュータ／
ステムからのビデオデータの外部同期をとるために、水
平走査期間１Ｈ工８．が予め６μｓ短くなるようにＣＲ
ＴＣ５をプログラム設定されており、従って、上記ビデ
オデータの映像期間Ｔｖも４μｓ早めに出力されるので
、上述の如＜ＦＩＦＯ４３１，４３２からの信号の読出
し動作を書込み動作よシも４μＳだけ遅らせている。ま
た、この具体例においてメモリ回路４０を構成している
２１固のＦＩＦＯメモリ４３１．４３２は、それぞれ８
バイト分の記憶内容を有しているので、−力のメモリに
８バイト分のビデオデータを書込んだ時点で、信号の流
出しを開示すればコンビュータンステム側の内部クロッ
クと外部同期信号による外部クロックとによる書込み動
作と読出し動作のずれをＩＨ以内で最大＋８パイ）１で
吸収することができる。そして、１バイトのＲ信号は０
．５μｓであるから、上述の具体例のように書込み動作
と読出し動作とを４μｓだけずらすことによって、上記
各クロツクのずれを±４μｓの範囲に亘って上記ＦＩＦ
Ｏメモリ４３１，４３２によシ吸収することができる。

なお、上述の実施例では、コンピュータシステム側のビ
デオデータをインターレースさせていないが、例えば第
１２図に示すようＫＣＲＴＣ５から出力される各同期信
号ＩＮＴ、ＨＤ２　、ＩＮＴ、ＶＤ、が供給される第１
のフィールド判別回路８１と、同期分離回路２０ＶｔＣ
て得られる各外部同期信号ＥＸＴ、ＨＤ　、ＥＸＴ、Ｖ
Ｄが供給サレルｉ　２　（７）　フィールド判別回路８
２と、上記各判別回路８１゜８２からの判定出力を比較
する比較回路８３とを設けることにより、インターレー
スモードのビデオデータを外部同期させることもできる
。すなわち、上記比較回路８３は、各フィールド判別回
路８１．８２による判別結果が一致していない場合にキ
ャラクタクロック形成回路１０の垂直向ＩｔＡを一度外
して、次のフィールドで新たに同期をかけるように上記
キャラクタクロック形成回路１０の動作制御を行なうこ
とにより、インターレースモードで正しく外部同期をと
ることができる。

なお、本発明は上述の如きＮＴＳＣ方式のテレビジョン
信号としてビデオデータを取扱う場合ばかりでなく、Ｐ
ＡＬ方式や５ＥＣＰ′ｊ５式等の各方式に適合したＣＲ
ＴＣを備えたコンピュータシステムにも適用できること
は云うまでもない。

〔発明の効果〕

上述の実施例の説明から明らかなように本発明によれば
、コンピュータシステムのシステム構成を変更しなくて
も、ビデオデータを外部同期することができ、上記ビデ
オデータによる画像と通常のテンビジョン信号による画
像とをＣＲＴディスプレー装置の画面に重ね合せて表示
することができる。また、外部同期信号がジンク等によ
シ変動した場合にも上記変動に十分追従して安定した外
部同期動作を行なうことができる。

【図面の簡単な説明】

第１図はコンピュータシステムの一般的に構成を示すブ
ロック図である。第２図は上記コンピュータシステムに
おけるＣＲＴＣから読み出されビデオデータのタイムチ
ャートである。 第３図は本発明を上記第１図に示したコンピュタシステ
ムに適用した場合の一実施例の基本的な構成を示すブロ
ック図である。第４図は上記実施例の外部同期モードに
おける原理的な動作を示すブロック図である。第５図は
上記実施例に用いたキャラクタクロック形成回路の具体
的な回路構成を示す回路図である。第６図Ａ１第６図８
１第６図Ｃは、上記実施例における外部同期動作を説明
するだめの各タイムチャートである。第７図Ａ１第７図
８１第７図Ｃは上記実施例における外部同期動作の誤動
作状態を説明するための各タイムチャートである。第８
図Ａおよび第８図Ｂは、上記実施例における外部同期信
号のジンクによる悪影響を説明するだめの各タイムチャ
ートである。第９図は上記実施例におけるＣＲＴＣの自
走動作状態と外部同期動作状態とを説明するためのタイ
ムチャートである。第１０図は上記実施例におけるＰＬ
Ｌ回路およびメモリ回路の具体的な回路構成を示す回路
図である。第１１図Ａおよび第１１図Ｂは上記第１０図
に示した具体例の動作を説明するだめのタイムチャート
である。 第１２図はインターレースモードのビデオデータを出力
するコンピュータシステムの一実施例を示すブロック図
である。 １・・・ＣＰＵ ２・・・ビデオＲＡＭ ５・・・ＣＲＴ　Ｃ Ｔ・・・クロンクジエネレータ １０・・・キャラクタクロック形成回路２０・・・同期
分離回路 ３０・・・ＰＬＬ回路 ４０・・・メモリ回路 １１１、ｚ２；ｔ１３，１１４．’ｚｓ、ｔ１６．１１
７，１１８・・・Ｄ・フリンプフロノブ１２１．１２２
，１２３，１２４，１２５・・・ＮＯＲゲート １４１．１４２・・・プリンプフロノプ１５１．１５２
，１５３，１５４，１５５，１５６・・・ＮへＮＤゲー
ト １６０．１７０・・・カウンタ回路 １６１．１６２，１６３，１７１．１７２・・・カウン
タ 特許出願人　ンニー株式会社 代理人　弁理士　小　池　　　晃 同　　　　　　　　　日　　　村　　　榮　　−手続補
正書輸発） 昭和５８年２月８１ 特許庁長官　若　杉　和　夫　　殿 １、事件の表示 昭和５７年　特許願第１８］８８２　号２、発明の名称 表示制御回路 ３、補正をする者 事イ′１との関係　　　　特ｒ「出願人化　所　東京部
品用区北品用６丁目７番３５号氏名（２１８）ソニー株
式会社 （２＄Ｆ）　　　代表者　大　賀　典　雄４、代理人 〒１０５ 住　所　東京都港区虎ノ門二丁目６番４号明細書の全文
を別紙全文訂正明細書の通り訂正する。 全文訂正明細書 １発明の名称 表示制御回路 ２、特許請求の範囲 コンピュータシステムから出力されるビデオデータを外
部同期信号に同期せしめる機能を備えた表示制御回路に
おいて、上記艮示アニノの有効表示領域を検出する手段
を設けるとともに、上記有効表示領域外では衣丞ｒ−ノ
の外部同期を解除する手段を設けたことを特徴とする表
示制御回路。 ３発明の詳細な説明 〔産業上の利用分野〕 本発明は、コンピュータにて与えられる各種の情報をＣ
ＲＴディスプレー装置にて表示するため表示制御回路に
関し、特に、外部同期信号に同期した表示データを出力
する外部同期機能を備えた表示制御回路に関する。 〔背景技術とその問題点〕 一般に、コンピュータ（以下、単にＣＰＵという。）に
て与えられる各種の情報を通常のテレヒジョン受像機に
て画像表示する表示機能を備えたコンピュータシステム
では、１つの文字や図形を１−ツト・パターンにて表示
するようになっており、テレビジョン画面のラスク走査
位置に対応したアドレスを有するビデオＲＡＭを利用し
た所謂ヤ・ＲＡ　Ｍ方式による表示制御が広く採用され
ている゛。 上記■・ＲＡＭ方式を採用したコンピュータシステムで
は、第１図に一般的な構成を示しであるように、ＣＰＵ
１の使用効率の低下を防止するために、ビデオＲＡＭ２
をセレクタ３，４を介してＣＰＵ１のバスと表示データ
の読出制御手段として広く知られているＣＲ，ＴＣコン
トローラ（以下、単にＣＲＴＣという。）５のバスに交
互に接続して、上記ビデオＲＡＭ２から読出されるパラ
レルデータをパラレル・シリアル変換器（以下、単ニＰ
／Ｓ変換器という。）６にてシリアル・データに変換し
て出力するようになっている。このように、バスをマル
チプレクスして使用する場合には、ＣＰＵ１のクロ７り
ＣＰＵＣに同期してＣＲＴＣを動作させる必要があり、
共通のクロックジェネレータ７にてＣＰＵ１、ビデオＲ
ＡＭ２、セレクタ３，４、ＣＲＴＣ５やＰ／Ｓ変換器６
等にま動作クロックが与えられる。 ここで、上記コンピュータシステムにおいて、１文字の
ドツト・パターンが横８ドツトで、１行８ラインで２５
行表示を行って、画面に８０文字の表示を行なう場合に
、システムクロックを３２１６ＭＩ−Ｉｚのドツトクロ
ックＩＮＴ、ＤＣにて駆ＵクロックＣＰＵＣにて駆動さ
れ、ＣＲＴＣ５は、ＣＣにて駆動される。また、上記Ｃ
Ｉ（、Ｔ　Ｃ５は、−５９，６４Ｈｚなる周波数Ｊ■の
垂直同期信号ＩＮＴ、ＶＤとを出力する。 上記コンピュータシステムにおいては、例えば第２図に
示すように、ＣＰＵ１にて与えられる情報の表示データ
が、１水平走萱期間］　１−（ｌＮＴｌ　　を６４μｓ
とした繰返し周期で、水平周期タイミンクから１２μｓ
後に４０μｓの映像期間Ｔｖに亘って出力される。ここ
で、ＮＴＳＣ方式におけるｌ水平走査期間１　、１−Ｉ
　ＮＴＳＣは、およそ６３，５μｓであり、上記コンピ
ュータシステムにおける１水平走査期間］Ｈ＋ＮＴと異
なっている。すなわち、上記ＣＲＴ　Ｃ５にて得られる
水平同期信号ＩＮＴ。 １■１）および垂直同期信号ＩＮ’Ｔ、ＶＤは、標準テ
レビジョン方式例えばＮＴＳＣ方式における水平同期信
号１−ｌＤＮ−ｒｓｃ　　と垂直同期信号ＶＤＮＴＳＣ
とは各周波数が少しすれたもの（！：なっている。上記
周波数のずれはコンピュータシステム単独のデータ表示
を行うには問題にならないのであるが、例えば通常のテ
レビジョン信号による画像とＣＰＵ１にて与えられた表
示データの画像とを重ね合せて表示するような場合に、
テレビジョン受像機側の同期がとれなくなり鮮明な画像
表示を行なうこＬができなくなってしまう。 〔発明の目的〕 そこで、本発明は、上述の如きコンピュータシ更するこ
となく、且つＣＰＵ系ζこ悪影響を与えることなく、特
に、ビデオテープレコーダにより変速再生したビデオ信
号のように所謂バーノイズを含んだテレビジョン信号に
対しても良好に画像の重ね合せを行ない得るようにした
、新規な構成の表示制御回路を提供するものである。 〔発明の概要〕 本発明は上述の目的を達成するために、コンピュータシ
ステム力）ら出力される表示データを外部同期信号に同
期せしめる機能を備えた表示側（財）回路において、上
記表示データの有効表示領域を検出する手段を設ける古
ともに、上記有効表示領域外では表示データの外部同期
を解除する手段を設けたことを特徴とする表示制御回路
を要旨とするものである。 〔実施例〕 以下、本発明の一実施例について図ｍｌこ従い詳細に説
明する。 第゛３図のブロック図に基本的な構成を示す実施例は、
本発明を上述の第１図に示したシステム構成のコンピュ
ータシステムに適用し、クロックジェオ、レータ７にて
与えられるシステムクロックに同期した内部同期モー１
−の表示データと、第１の信号入力端子７に供給される
外部同期信号ＥＸＴ、　５ｙｎｃ　に同期した外部同期
モードの表示テークとを選択的に出力できるようにした
ものである。 この実施例において、第１の信号入力端子８には、外部
同期信号Ｅ　Ｘ　Ｔ　、　５ｙｎｃ　　としてＮＴＳＣ
方式の複合テレビジョン信号が供給されている。 上記複合テレビジョン信号は第１の信号入力端子８から
同期分離回路２０に供給される。上記同期分離回路２０
は、上記複合テレビジョン信号中の水平同期信号ＥＸＴ
、ＨＤおよび垂直同期信号ＥＸ、ＶＩ）を抜取り、各同
期信号ＥＸＴ、ｌ−ＩＤ、ＥＸＴ、Ｖｌ）をキャラクタ
クロック形成回路１０に供給するとともにデータセレク
タ６０に供給している。上記キャラクタクロック形成回
路１０は、コンピユークシステムのクロックジェネレー
タ７から内部同期したキャラクタクロックＩＮＴ、ＣＣ
が供給されているとともに、ＣＲＴＣ５から各同期信号
ＩＮＴ　、ＨＤ、ＩＮＴ　、ＶＤが供給されている。こ
のキャラクタクロック形成回路１０は、上記キャラクタ
クロックＩＮＴ、ＣＣおよび各同期信号ＩＮＴ、ＨＤ、
ＩＮＴ、ＶＤに基いて、後述する動作により外部同期モ
ードのキャラクタクロックＥＸＴ、ＣＣを形成し、この
キャラクタクロックＥＸＴ、ＣＣを信号選択スイッチ５
０を介して上記ＣＲＴ　Ｃ５に供給している。上記信号
選択スイッチ５０は、第２の信号入力端子９に供給され
るモード指令信号ＭＣにより切換制御されており、内部
同期モード時には上記クロックジェネレータ７からのキ
ャラクタ−クロックＩＮＴ、ＣＣを上記ＣＲＴＣ５に供
給し、外部同期モート時には上記キャラクタクロック形
成回路１０からのキャラクタクロ・ツクＥＸＴ　、ＣＣ
を」二記ＣＲＴ　Ｃ５に供給するようになっている。さ
らに、上記同期分離回路１０にて得られる外部水平同期
信号ＥＸＴ、Ｉ（Ｄは、フェーズロックドループ回路（
以下１．単にＰＬＬ回路という。）３０に供給されてい
る。上記ＰＬＬ回路３０は、上記外部水平同期信号ＥＸ
Ｔ’、ｌ−ＩＤの位相に位相ロックした約１６ＭＨｚの
ドツトクロックＥＸ’Ｉ’　、ＤＣを形成し、このドツ
トクロックＥＸＴ　、ＤＣを読出しクロックとしてメモ
リ回路４０に供給している。上記メモリ回路４０には、
コンピュータシステムのクロソクジェネレーク７から内
部同期したｌＯＭＨｚの１−ットクロソクＩＮＴ、ＤＣ
が書込みクロックとして供給されている。このメモリ回
路４０は、信号の書込み動作と読出し動作が非同期に行
ない得るＦＩＦＯメモリ等から成り、コンピュータシス
テムのＰ／Ｓ変換器６から出力される表示データが内部
同期した書込みクロックにて書込まれる。 そして、上記メモリ回路４０に書込まれた表示データが
ＰＬＬ回路３０からの外部同期した読出・・シ′クロッ
クｌζて読出される。上記メモリ回路４０から読出され
る表示データは、データセレクタ６０に供給される。上
記データセレクタ６０は、第２の信号入力端子９に供給
されるモード指定信号ＭＣにて動作制御されており、内
部同期モード時にＮＴ　、ＶＤとＰ／Ｓ変換器６からの
表示チー・夕を出力し、外部同期モード時には同期分離
回路２０カラ（７）各同期信号Ｅ　ＸＴ　、　ＨＤ　、
　ＥＸＴ　、　ＶＤと、メモリ回路４０からのビデオデ
ークが出力される。 ここで、上述の如き構成の実施例において、ＣＲＴＣ５
は、内部同期モードでは上述の第２図のタイムチャート
に示した通常の動作を行ない、外部同期モードでは第４
図のタイムチャートに示すように上記内部同期モードに
おける水平走査期間ＩＩ（ＩＮＴＩすなイつち６４μｓ
よりも６μｓだけ短い５８μｓの水平走査期間］ＨＩＮ
Ｔ２となるようにプロクラム設定され、同様に垂直走査
期間ＩＶＩＮＴ２もＮＴＳＣ方式における２　６２．５
８よりも少ない例えば２５４　Ｈになるようにプロクラ
ム設定される。なお、汎用のＣＲＴＣはプロクラム機能
を備えているのでに述の如きプログラムの設定変更をＣ
ＰＵＩからプロクラムデータを与えることにより簡単に
行なうことができる。すなわち、上記ＣＲＴ、　Ｃ５は
、外部同期モードにおいてはＮ　Ｔ　Ｓ　Ｃ方式におけ
る正規の水平同期信号ＨＤＮＴＳＣすなイつち外部水平
同期信号ＥＸＴ　、ＨＤよりも常に早めに水平同期信号
ＩＮＴ、ＨＤ２を出力するようになっている。 そして、この実施例におけるキャラクタクロック形成回
路１０は、外部同期モードのときにクロソクジェネレー
ク７からのキャラクタクロックを信号選択スイッチ５０
を介して上記ＣＩ（Ｔｅ３に次のように供給する。すな
わち、上記キャラクタクロック形成回路１０は、外部水
平同期信号ＥＸＴ　、　Ｉ−Ｉ　Ｄを検出すると上記ク
ロックジェネレータ７からのキャラクタクロックを上記
ＣＲＴＣ５に供給し、このＣＲＴＣ５から水平同期信号
ＩＮＴ、ＨＤｚが出力されると、上記ＣＲ，Ｔ　Ｃ５へ
のキャラクタクロックの供給を停止し、さらに次の外−
部水平同期信号ＥＸＴ、ＨＤを検出すると再びキャラク
タクロックの供給を開始する。すなわち、上記ＣＢ、　
Ｔ　Ｃ５は、水平同期信号ＩＮＴ、ＨＤ２の出力タイミ
ングから外部水平同期信号ＥＸＴ　。 ＨＤの入力タイミングまでの間、キャラクタクロックの
供給が停止される。上記ＣＲＴＣ５は、キャラクタクロ
ックの供給が停止されると、その状態を維持し続ける。 この実施例では、外部水平同期信号ＥＸＴ、ＨＤよりも
常に早めにＣＲＴＣ５から水平同期信号ＩＮＴ、ＨＤ２
が出力されるので、上述の如くキャラクタクロックの供
給を単に停止するたけで、外部水平同期信号ＥＸＴ、Ｈ
Ｄに同期した水平同期信号ＩＮＴ、ＨＤ２を上記ＣＲＴ
Ｃ５から得ることができる。なお、垂直同期信号ＩＮＴ
、ＶＤ２についても、外部垂直同期信号ＥＸＴ　、ＶＤ
を検出するまでの間、キャラクタクロックの供給を停止
することにより、上記外部垂直同期信号ＥＸＴ　、ＶＤ
に同期した垂直同期信号ＩＮＴ　、ＶＤ２をＣＲ，Ｔ　
Ｃ５にて得ることができる。 上述のようにキャラクタクロック形成回路１０より信号
選択スイッチ５０を介して供給さ孔るキャラクタクロッ
クＥＸＴ　、ＣＣにて動作するＣＲＴＣ５は、上記内部
同期したキャラクタクロックＩＮＴ、ＣＣのクロック幅
分だけの一鎖差をもって外部同期した状態で表示データ
を出力することができる。 上記ＣＲＴ　Ｃ５から出力される外部同期された表示デ
ータは、Ｓ、／Ｐ変換器６を介してメモリ回路４０に供
給され、上記クロック幅分のジッタの補正処理が施こさ
れる。すなわち、上記メモリ回路４０は、書込み動作と
読出し動作とが非同期に行ない得るＦＩＦＯメモリから
成り、クロソクジエネレ−り７からのドツトクロックＩ
ＮＴ、ＤＣにて上記表示データが書込まれ、ＰＬＬ回路
３０からの１−ノトクロソクＥＸＴ　、ＤＣにより読出
しが行われている。」二記ＰＬＬ回路３０では、外部水
平同期信号ＩすＸＴ、ｆ（Ｄの周波数ｆ＋１ＥｘＴの１
０２４倍の周波数を有するドツトクロックＥＸＴ　。 ＤＣを形成して上記メモリ回路４０に供給している。こ
こで、水平走査周波数ｆｈｅｘＴをＩ　５．７３４に、
　Ｉ−Ｉ　ｚとすると、上記Ｉ）　Ｌ　Ｌ回路３０は、
］　６．　］］　２　Ｍｌ−Ｉ　ｚのドソＩ・クロック
ＥＸＴ　、ＤＣを形成し、クロックジェネレータ７によ
る１６ＭＨｚの１〜′ソトクロソクＩＮＴ　、ＤＣに対
し僅かに周波数誤差をもっているが、この誤差はメモリ
回路４０により吸収することができる。また、上記水平
走査周波数ｆｈＥＸＴが変動しても、同様にメモリ回路
４０にて吸収することができる。 上記メモリ回路４０から読出される表示データは、第１
の信号入力端子８に供給される複合テレビジョン信号に
完全に同期したものとなる。 次に、」二連の実施例におけるキャラクタクロック形成
回路１０の具体的な回路構成およびその動作について第
５図の回路図を用いてさらに詳細に説明する。 第５図において、第１の信号入力端子１０１には上述の
クロックジェネレータ７かう２　Ｍｌ−Ｉ　ｚ　Ｏ’Ｊ
）キャラクタクロックＩＮＴ、ＣＣが供給され、才だ、
第２の信号入力端子１０２には同じ＜　４　ＭＨｚのＣ
ＰＵクロックツクＵＣが供給される。また、第３の信号
入力端子１０３には上述のＣＲ，ＴＣ５から水平同期信
号ＩＮＴ−１−ＩＤ２が供給され、第４の信号入力端子
１０４には同じく垂直同期信号ＩＮＴ、Ｖ］Ｊ２が供給
される。さらに、第５の信号入力端子１０５には同期分
離回路２０から外部水平同期信号ＥＸＴ　、ＨＤが供給
され、第６の信号入力端子１０６には同じく外部垂直同
期信号ＥＸｉ’、Ｖ１）が供給される。そして、上記第
１の信号入力端子１０１に供給されるキャラクタクロッ
クＩＮＴ、ＣＣが第１および第２のＤ・フリップフロッ
プ１１１，１１２を介して外部同期モードのキャラクタ
クロックＥＸＴ、ＣＣとして信号出力端子１０９より出
力されるようになっている。 ここで、」二記同期分離回路２０は、その信号入力端子
２０１に外部同期信号として供給されるＮＴＳＣ方式の
複合テレビジョン信号について、第１の同期分離器２１
０にて複合同期信号ＣＯＭＰ、５ｙＮｃを抜き取り、さ
らに、この複合同期信号中の垂直同期信号ＥＸＴ　、Ｖ
Ｄを第２の同期分離器２２０にて抜き取るとともｌと、
上記複合同期信号中の等化パルスを第１および第２のモ
ノステーフルマルチバイブレータ２３１，２３２にて除
去して水平同期信号ＥＸＴ、ＨＤを形成するようになっ
ている。 そして、上記第１の信号入力端子１０１からキャラクタ
クロックがデータ入力として供給されている第１のＤ・
フリップフロップ１１１は、第３のＤ・フリップフロッ
プ１１３のＱ３出出力量がセット入力として供給されて
おり、上記第３のＤ・フリップフロップ１１３のＱ３出
出力量の論理値に応じて次のような動作を行なうように
なっている。すなイつち、上記第１のＤ・フリップフロ
ップ１１１は、上記Ｑ３出出力量が論理「ｏ」のときに
は、そのＱ１出出力量が論理「１」に固定され、上記Ｑ
３出出力量が論理「１」のときには、第１の信号入力端
子１０１から供給されるキャラクタクロックＩＮＴ、Ｃ
Ｃに同期したＱ１出出力量を出力する。上記第１のＤ・
フリップフロップ１１１のＱ、出力信号は、第２のＤ・
フリップフロップ１１２にデータ入力さして供給されて
いる。 なお、上記第１お、よび第２のＤ・フリップフロップ１
１１，１１２は、第２の信号入力端子１０２から４ＭＨ
ｚのＣＰＵクロックＣＰＵ、Ｃがクロック入力として供
給されており、上記Ｃｌ）　ＵクロツクＣＰＵ　、Ｃに
同期した動作を行なうようにしである。たたし、この実
施例において、上記第１の信号入力端子１０１に供給さ
れるキャラクタクロックＩＮＴ、ＣＣは、上記ＣＰＵク
ロックｃｐＵ、Ｃとともにクロックジェネレータ７にて
形成されたもので予じめシステムクロックに同期してい
るので、上記第１および第２のＤ・フリップフロップ１
１１，１１２のクロック入力として必ずしも供給する必
要はない。 そして、上記第２のＤ・フリップフロップ１１２は、上
記第３のＤ・フリップフロップ１１３のＱ３出出力量に
より動作１ト１］御された上記第１のＤ・フリップフロ
ップ１１１のＱ、出力信号をデ゛−り入力として動作し
て、そのＱ２出力信号を外部同期モードのキャラクタク
ロックとして信号出力端子１０９から出力する。 また、上記第３のＤ・フリップフロップ１１３は、上記
第２のＤ・フリップフロップ１１２から出力されるキャ
ラクタクロックＥＸＴ、ＣＣにて動作する上述のＣＲ，
Ｔ　Ｃ５による水平同期信号工ＮＴ、ＨＤ２と垂直同期
信号Ｉ　Ｎ　Ｔ　、　Ｉ−１１）　２と垂直同期信号Ｉ
　Ｎ　Ｔ　、　Ｖ　Ｄ　２　トカＯＲゲート１２１を介
してクロック入力として供給されている。すなわち、第
３の信号入力端子１０３から水平同期信号ＥＸＴ、、Ｈ
Ｄ２が上記ＯＲゲート１２１を介して上記第３のＤ・フ
リップフロップ１１３に供給されている。また、第４の
信号入力端子１０４に供給される垂直同期信号ＥＸＴ、
ＶＤ２は、インバータ１３１を介してフリップフロップ
１４１にクロック入力として供給されており、このフリ
ップフロップ１４１のＱ出力信号が上記ＯＲゲート１２
１を介して上記第３のＤ・フリップフロップ１１３にク
ロック入力として供給されている。 なお、上記第３のＤ・フリップフロップ１１３のデータ
入力端子は接地されている。さらに、上記第３のＤ・フ
リップフロップ１１３には、上述の同期分離回路２０に
て得られる各外部同期信号ＥＸＴ　、ＨＤ、ＥＸＴ　、
ＶＤがＮＯＲゲー１−１２２を介してセント入力として
供給されている。すなわち、第５の信号入力端子１０５
に供給される外部水平同期信号ＥＸＴ、ＨＤは、ＡＮＤ
ＮＯゲート　１、　ＮＯＲゲー　ト　１２３、　ＡＮＤ
　ゲー　ト　１５２を介して上記ＮＯＲゲート１２２に
供給されている。また、第６の信号入力端子１０６に供
給される外部垂直同期信号ＥＸＴ　、ＶＤは、インバー
タ１３２、Ｎ　ＯＲゲート１２４、ＡＮＤゲート１５３
を介して上記ＮＯＲゲート１２２に供給されている。 上記第１ないし第３のＤ・フリップフロ・ンプ１１１．
１１２，１１３は、クロックジェネレータ７にて与えら
れる内部同期したキャラクタクロ・ツクＩＮＴ　、ＣＣ
を外部同期させるためのもので、次のように動作する。 すなわち、第３のＤ・フリップフロップ１１３のＱ３出
出力量が論理「ｌ」になっているとすると、第２のＤ・
フリップフロップ１１２から信号出力端子１０９を介し
て出力されるキャラクタクロックＥＸＴ、ＣＣによりＣ
Ｉ’（Ｔｅ３が動作し、上記ＣＲＴ　Ｃ５から水平同期
信号Ｉ　Ｎ　Ｔ　、　ＨＤ　２が出力されたときに上記
水平同期信号ＩＮＴ　、　ＨＤ２の立下りエツジにて第
３のＤ・フリ・ノブフロップ１１３がトリガーされて、
Ｑ３出出力量が１０」となる。上記Ｑ３出出力量が論理
「０」になると、第２のＤ・フリップフロップ１１２は
、第１の信号入力端子１０１からのキャラクタクロ・ツ
クＩＮＴ、ＣＣの立下りエツジのタイミングでそのＱ２
出力信号が論理「０」に固定される。従って、上記Ｑ２
出力信号がキャラクタクロックＥＸＴ、ＣＣとして与え
られているＣ几ＴＣ５は、この動作状態のままで停止す
る。その後、第５の信号端子１０５からの外部水平同期
信号ＥＸｉ’、ＨＤによって上記第３のＤ・フリップフ
ロップ１１３がセットされ、Ｑ３出出力量が論理「１」
になると、上記第２のＤ・フリップフロップ１１２は、
再びキャラクタクロックＥＸＴ　、ＣＣを出力する。 また、ＣＲ，Ｔ　Ｃ５から垂直同期信号Ｉ　ＮＴ　、　
ＶＤ２が出力されると、Ｄ・フリ・ノブフロ・ノブ１４
１が上記垂直同期信号ＩＮＴ、ＶＤ２によりセットされ
る。上記Ｄ・フリップフロップ１４１は、そのＱ出力信
号にて上記第３のＤ・フリソプフロツブ１１３をトリカ
ーしてＱ３出力信号を論理「０」にする。すなわち、上
記第２のＤ・フリップフロップ１１２からのキャラクタ
クロックＥＸＴ、ＣＣの出力を停止せしめる。さらに、
上記Ｄ・フリップフロップ１４１は、そのＱ出力信号に
て上記ＡＮＤゲート１５２のケート制御しているととも
に、そのＱ出力信号にて上記ＡＮＤケート１５３のケー
ト制御を行っており、上記ＣＲＴＣ５から垂直同期信号
ＩＮＴ　、ＶＤ２が出力されたときに上記ＡＮＤゲー＋
−１５２を閉成して外部水平同期信号ＥｘＴ、■−＋Ｄ
による第３のＤ・フリップフロップ１１３のセットを禁
止するとともに、上記ＡＮＤゲ−１−１５３を開成して
、外部垂直同期信号ＥＸ’Ｉ’、ＶＤにより上記第３の
Ｄ・フリップフロップ１１３をセントせしめるような制
（財）動作を行なっている。 さらに、第５図に示す具体例において、第１の信号入力
端子１０１に供給されるキャラクタクロックは、第１な
いし第３のカウンタ１６１，１６２．１６３を縦続接続
して成るカウンタ回路１６０にカウンタ入力として供給
されている。このカウンタ回路１６０は、上記第３のＤ
・フリップフロップ１１３のＱ３出力信号がクリア入力
として供給されており、上記第２のＤ・フリ・ノブフロ
・ノブ１１２から出力されるキャラクタクロックＥＸＴ
、ＣＣがある一定時間以上に亘って停止された場合に、
上記キャラクタクロックＥＸＴ、ＣＣを強制的に再び出
力させる働きをする。 すなわち、上記カウンタ回路１６０は、上記第３のＤ・
フリップフロップ１１３のＱ３出力信号が論理「０」に
なると、カウント動作状態になり、上記第１の信号入力
端子１０１から供給されるキャラクタクロックＩＮＴ、
ＣＣをカウントし、ＣＲＴＣ５からの水平同期信号ＥＸ
Ｔ、ＨＤｚに対して８μｓ以上に亘って」二記キャラク
タクロックＥＸＴ　、ＣＣの出力が停止された場合には
上記、ＮＯＲゲート１２３、ＡＮＤゲー１−１５２、Ｎ
ＯＲＯＲゲート２５介して上記第３のＤ・フリップフロ
ップ１１３にセット入力を供給する。才た、上記カウン
タ回路１６０は、ＣＲＴ−Ｃ５からの垂直同期信号Ｉ　
Ｎ　ｉ’　、　ＶＤ２に対して、７６８μｓ以上に亘っ
てキャラクタクロックＥＸＴ、ＣＣ出力が停止されると
、ＮＡＮＤゲート１５４、ＯＲゲート１２５、ＮＯＲゲ
ート１２２を介して上記第３のＤ・フリップフロップ１
１３にセット入力ヲ供給する。 ここで、一般的なコンピュータシステムにおいてはダイ
ナミックＲＡＭのリフレッシュをビデオＲＡ　ＭのＣＲ
ＴＣにリフレッシュを兼用して行なうので、上記ＣＲＴ
Ｃを長時間に亘って停止し続けるとグイナミソクＲＡＭ
の内容が破壊されてしまう。従って、上記Ｃ几ＴＣは、
一定時間以上に亘って停止させることができない。そこ
で、上述の具体例では、７６８μｓ以上に亘ってＣＲＴ
Ｃ５の動作が停止されることがないようにしである。 また、外部水平同期信号ＥＸＴ、ＨＤが第６図Ａに示す
ように欠落していた場合に、キャラクタクロックＥＸＴ
、ＣＣの停止期間を制限しないと第６図Ｂに示すように
次の水平同期信号まで停止して、ｌ水平走査期間］　Ｈ
だけすれた同期状態になってしまう。しかし、この具体
例のように、キャラクタクロックＥＸＴ　、ＣＣの停止
期間を８．μＳに制限すれば、第６図Ｃに示すように、
ＩＨのずれを生ずることなく常に正規の同期状態を維持
することができる。 さらに、この具体例において、上記キャラクタクロック
の停止期間８μｓは、ＣＲＴＣ５からの水平同期信号Ｉ
ＮＴ、ＨＤ２が論理「０」となって正規の水平同期信号
、すなわち外部水平同期信号ＥＸＴ、ＨＤ才での時間Ｔ
Ａを６μｓに設定し、上記正規の水平同期信号ＥＸＴ、
Ｉ（Ｄからキャラクタクロックが強制的に出力されるま
での時間Ｔａを２μｓに設定しである。すなわち、ＣＲ
ＴＣ５は正規の水平走査期間ＩＨＮｒｓｃよりも６μｓ
だけ短くセットされているので、正規の水平同期信号Ｅ
ＸＴ、ＨＤよりも６μｓだけ早く水平同期信号ＩＮＴ、
ＨＤｚが論理「０」になり、そして連続して８μｓ経過
しても外部水平同期信号ＥＸＴ。 １−Ｉ　Ｄが検出されないとキャラクタクロック１うＸ
Ｔ、ＣＣがスタートするようになっている。 ここで、上記時間ＴＡ、ＴＢをそれぞれ例えば４μｓに
設定したとすると、第７図Ａに示すようにＣＲＴＣ５の
水平同期信号ＩＮＴ、ＨＤは正規の水平同期信号ＥＸＴ
、ＨＤよりも４μｓだけ早く論理「０」となり、キャラ
クタクロックＥＸＴ、ＣＣが停止される。そして、正規
の水平同期信号ＥＸＴ、Ｈ’Ｄが来るべき時間よりも４
μｓ経過しても外部水平同期信号ＥＸＴ、ＨＤが検出さ
れないと、キャラクタクロックＥＸＴ　、ＣＣが強制的
に出力され、５９５μｓ後にＣＲＴ　Ｃ５から水平同期
信号ＩＮＴ、ＨＤが出力される。上記ＣＲＴＣ５から出
力される水平同期信号ＩＮＴ、ＨＤは、外部水平同期信
号ＥＸＴ、ＨＤと計算上一致する。従って、上記外部水
平同期信号ＥＸＴ、ＨＤがシックにより僅かに変動して
ＣＲＴＣ５の水平同期信号Ｉ　Ｎ　Ｔ　、　Ｉ−Ｉ　Ｄ
よりも遅れたとすると、第７図Ｂに示すように上記水平
同期信号ＥＸＴ　。 １１Ｄのタイミングで再び同期動作が開始される。 しかし、逆に外部水平同期信号ＥＸＴ、Ｉ（ＤがＣＩ（
、Ｔ　Ｃ５〕水平同期信号ＩＮＴ、Ｉ−ＩＤＪ：りも早
く発生すると第７図Ｃに示すように再び同期状態になる
まで数Ｈ期間必要とし、しかもｌ　ｆ（すれた同期状態
になってしまう。すなわち、外部水平同期信号ＥＸＴ　
、ＨＤのジッタによって安定した同期動作を行なうこと
ができなくなってしまう。また、上記時間ＴＡ、ＴＢを
ＴＡ＜Ｔｌｌとなるように設定した場合には、常に上記
第７図Ｃに示した同期状態となってし才い、外部水平同
期信号ＥＸＴ。 ＨＤの僅かな乱れにより同期がすれてしまい、しかも再
び同期したとしてもＨのずれを伴う結果になる。 従って、この具体例では、上述のように上記時間ＴＡ＜
ＴＢ　となるように設定して、安定した同期動作を行な
い得るようにしである。なお、垂直同期信号についても
上述の水平同期信号と同様なことがいえる。 上述の如き同期動作により、通常のＮＴＳＣ方式のテレ
ビジョン信号に対しては確実に同期することができる。 さらに、上記第５図に示した具体例では、ビデオテーブ
レコーダ（以下、単にＶＴＲという。）により変速再生
を行って得られるビデオ信号のようにバーノイズを含ん
だ複合テレビジョン信号に対しても、有効に働き得るよ
うにしである。 すなわち、ＶＴＲの変速再生時には所謂バーノイズが画
面の横方向に生じ、このときの信号は全くノイズ成分て
しかない。上記バーノイズは画面の上部と下部、すなわ
ち垂直同期信号ＥＸＴ、ＶＤの前後に定常的に発生ずる
ことが多い。これに対し、コンピュータシステムから出
力されるビデオデークによる画像表示は、通常の有効画
面内で行なわれる。 −そこで、この具体例では、第３の信号入力端子１０３
に供給されるＣＩ（、Ｔｅ３からの水平同期信号■ＮＴ
、ＨＤ２を第２のカウンタ回路１γ０にてカウントして
、上記ビデオデークによる画像の表示領域を検出し、こ
の表示領域以外では外部同期を外すしてＣＩ（ｌＴｃ５
の動作を自走せしめるように制御する。 上記カウンタ回路１７０は、２個のカウンタ１７１．１
７２にて構成されており、上記第６の信号入力端子１０
６に供給される外部垂直同期信号ＥＸＴ　、ＶＤをセッ
ト入力とするフリップフロップ１４２が論理「ｌ」のＱ
出力信号、論理「０」のＱ出力信号を出力すると、カウ
ント動作状態となる。そして、上記カウンタ回路１７０
の第１のカウンタ１７１は、プリセットカウンタが用い
られている。上記第１のカウンタ１７１にプリセット入
力を供給する第４および第５のＤ・フリップフロップ１
１４，１１５のＱ４．Ｑｓ　出力信号がともに論理「０
」であるとすると、上記第１のカウンタ１７１は、初期
値が１０」にプリセットされ、上記ＣＲＴＣ５からの水
平同期信号ＩＮＴ。 ＨＤ　２の立上りエツジをカウントする。そして、第２
のカウンタ１７２は、３２Ｈ目に第６のＤ・フリップフ
ロップ１１６をトリック−してそのＱ６出出力分により
上記ＡＮＤゲート１５１を開成せしめて外部水平同期信
号ＥＸ’ｌ’、Ｈ１）の通過を許可する。さらに、上記
第２のカウンタ１７２は、ＮＡＮＤゲート１５５を介し
て２，５５Ｈ目に上記第６のＤ・フリップフロップ１１
６をセットしてＡ　Ｎ　Ｉ）ケ−＋−１５１を閉成せし
め外部水平同期信号ＥＸＴ、ｌ１１）の通過を禁止する
とともに、上記フリップフロップ１４２をリセットして
上記カウツク回路１７０を初期状態に戻す。また、上記
第６のＤ・フリップフロップ１１６は、そのＱ６出出力
量をＡ　Ｎ　Ｄゲ−１−１５６に供給するとともに、第
７の１）・フリップフロップ１１７にデータ入力として
供給している。さらに、上記第６のＤ・フリップフロッ
プ１１６は、そのＱ６出出力量を第８のＪ〕・フリ・ノ
ブフロップ１１８にクロック入力として供給している。 そして、上記第７のＤ・フリップフロップ１１７は、第
５の信号入力端子１０５から外部水平同期信号ＥＸＴ、
ＨＤがクロック入力として供給されており、そのＱ７出
力信号を上記ＡＮＤゲー１−１５６に供給している。ま
た、」二記第８のＤ・フリップフロップ１１８は、上記
外部水平同期信号ＥＸＴ、ＨＤがデータ入力として供給
されており、そのＱ８出出力分を上記第４のり、フリ・
ツブフロップ１１４にクロック入力と上記第６のＤ・フ
リップフロップ１１６は、上記フリップフロップ１４２
が外部垂直同期信号１うＸＴ　、ＶＤよりセットされ、
上記第２の力・ノンタ回路１７０にてＣＲＴＣ５の水平
同期信号ＩＮＴ、ＨＤの立上りをカウントシている間、
論理「１」のＱ６出出力量を出力する。また、このとき
第６のＤ・フリップフロップ１１６のＱ６出出力量は論
理「０」となっている。従って、ＡＮ１〕ゲ−１・１５
６は論理「０」の出力をインバータ１３４を介して上記
第３のＤ・フリップフロップ１１３にリセット入力とし
て供給している。 そして、上記第２カウンタ回路１７０が３２１４目をカ
ウントすると上記第６の１〕・フリップフロップ１１６
のＱ０出力信号が論理「０」になり、上記ＡＮＤゲート
１５６の出力が論理「１」になる。すると、上記第３の
Ｄ・フリップフロップ１１３は、上記ＡＮＤゲー１へ１
５６からの論理ｒ］Ｊの出力がインハ′−夕１３４を介
してリセット入力とし・て供給されるとともに、上記各
ＡＮＤゲ−１〜１５２．１５３、第ＮＯＲケート１２２
を介してセット入力として供給されるので、リセット入
力は論理ｒＯＪ、七シト端子は論理ｒｌＪとなり、論理
「０」のＱ３出力信号を上記第１のＤ・フリップフロッ
プ１１１にセント入力として供給する。 従って、第２のＤ・フリップフロップ１１２によるキャ
ラクタクロックＥＸＴ、ＣＣの出力が停止し、（ｌ（、
Ｔｅ３が停止する。この状態で外部水平同期信号ＥＸＴ
、ＨＤが第７のＤ　、フリップフロップ１１７にクロッ
ク入力として供給されると、その立上りエツジにて上記
第７のＤ・フリップフロップ１１７のＱ７出力信号が論
理ＩＮとなる。 従って、上Ｍｅ　Ａ−Ｎ　Ｉ）ゲーｈ１５６の出力は論
理「０」になり、上記第３のＤ・フリップフロップ１１
３がリセットされ、ＣＲＴＣ５の動作が開始される。ず
なわぢ、この時点て上記ＣＲＴ　Ｃ５からの水平同期信
号ＩＮＴ、ＨＤ２　の立上りと外部水平同期信号ＥＸＴ
、ｌ−ＩＤの立上りがキャラクタクロックＩＮＴ、ＣＣ
のクロック幅内の誤差で同期され、上記ＣＲＴＣ５は、
外部垂直同期信号ＥＸＴ、ＶＤから数えて３２Ｈ目から
２５５１−Ｉ目までの間に亘って外部同期した動作を行
ない、それ以外は上記外部同期信号ＥＸＴ　、　ｌ−Ｉ
Ｄ　、　ＥＸＴ　、　ＶＤの影響を被むることなく、自
走した動作を行なう。 ここで、上記第２のカウツク回路１７０により検出され
る３２Ｈ目のタイミンクと上記外部水平同期信号ＥＸＴ
　、ＨＤのタイミングとが第８図Ａに示すように近つく
と、上記ＡＮＤ）ゲー１−１５６の出力が極めて細いパ
ルスになってしまい、上記外部水平同期信号ＥＸＴ、Ｈ
Ｄが第８図Ｂに示すようにシックにより変動した場合に
同期の開始タイミンクが一定にならす、±］　Ｉ−Ｉた
けすれてしまう虞れがある。 そこで、この具体例では、外部水平同期信号１３ＸＴ、
ＨＤをデータ入力とする上記第８の１〕・フリップフロ
ップ１１８のＱ８出出力分にて第４のＤ・フリップフロ
ップ１１４をトリカーして、この第４の１〕・フリップ
フロップ１１４の動作状態を反転せしめるようにしてい
る。 すなわち、上述の説明では第４および第５のＤ・フリッ
プフロップ１１４，１１５の各Ｑ４．Ｑ５出力信号は論
理「０」に仮定していたが、上記第８のＤ・フリップフ
ロップ１１８のＱ８出出力量をクロック入力として上記
第４のＤ・フリップフロップ１１４に供給することによ
り、第４のＤ・フリップフロップ１１４のＱ４出力信号
は論理「１」となる。従って、上記第２のカウンタ回路
１７０は、第１のカウンタ１７１が初期値に１１」にプ
リセットされるので、上記第６のＤ・フリップフロップ
１１６をＩＨだけ早＜トリガーすることになる。これに
より、外部水平同期信号ＥＸＴ、　Ｉ−（ＤとＣＲＴＣ
５の水平同期信号Ｉ　Ｎ　Ｔ　−ＨＤ２との差は２μｓ
変化する。すなわち、上記第６のＤ・フリップフロップ
１１６のＱ６出出力量が論理ｒｌＪになるタイミングが
３２Ｈ目から３１Ｈ目に変化するので、Ｃｉ（、Ｔｅ３
は正規の水平走査周期よりも２μｓだけ長い周期で自走
し、外部水平同期信号ＥＸＴ　、ＨＤとの関係が２μｓ
だけ変化する。 そして、次のフィールドでも同様に外部水平同期信号Ｅ
ＸＴ、ＨＤが論理「０」の状態で上記第４のり、フリッ
プフロップ１１４がトリカーされると、再び上記第４の
Ｄ・フリップフロップ１１４が第８のＤ・フリップフロ
ップ１１８のＱ８出出力量によりトリガーされる。する
と、上記第４のＤ・フリップフロップ１１４のＱ４出力
信号は論理「０」となり第５のＤ・フリップフロ・ンプ
１１５のＱ５出力信号が論理ＮＪとなり、上記第２のカ
ウンタ回路１７０は３０Ｈ目で上記第６０）Ｄ・フリッ
プフロップ１１６をトリガーする。上記第４および第５
のＤ・フリップフロップ１１４゜１１５は、２ｂ１ｔの
パイナリーカワンタを構成しており、論理「００」〜ｒ
　１．　］　Ｊまでの最大４　Ｈ変化することが可能で
あり、３２１−Ｉ目から２９Ｈ目まで同期開始タイミン
グを変化させることができる。すなわち、外部水平同期
信号ｇＸＴ、ＨＤに対しては、２μＳ　　Ｘ４＝８μｓ
だけ変化可能で、上記３’２Ｈ目から２９Ｈ目までの間
で安定点が存在し、この安定点まで同期開始タイミンク
を変化して同期動作を行なうことができる。このように
して安定点から同期を開始すれば、外部水平同期信号Ｅ
ＸＴ、ＨＤがジッタにより変動しても、第９図のタイム
チャートに示すように確実に外部同期をとることができ
る。 なお、上記第４および第５のＤ・フリップフロップ１１
４，１１５に、さらに１ビット分のＤ・フリップフロッ
プを付加して、８進カウンタを構成し、その出力を上記
第１のカウンタ１７１のプリセット端子Ｃに供給すれば
３２Ｈから２５　Ｈの範囲で同期開始タイミングを変化
させることができ、外部水平同期信号ＥＸＴ、ＨＤの差
が２μ５Ｘ８＝］６／Ａｓに変化し、よりジッタによる
誤動作の虞れの少ない回路構成とすることができる。 さらに、上述の実施例におけるＰＬＬ回路３０およびメ
モリ回路４０の具体的な回路構成およびその動作につい
て第１０図の回路図を用いてさらに詳細に説明する。な
お、第１０図には、上述のＰ／Ｓ変換器６にてシリアル
データに変換された表示データのうちの赤色Ｒ信号につ
いての信号処理部のみを示してあり、他の色Ｇ、Ｂ信号
については全く同じ回路を用いるので説明を省略する。 第１０図において、第１の信号入力端子４０１には上述
の第５図に示した具体例における第３のＤ・フリップフ
ロップ１１３のＱ３出出力量が供給され、このＱ３出出
力量がメモリ回路４０の２個のＦＩＦＯメモリ４３１，
４３２にクリア入力として供給されている。また、第２
の信号入力端子４０２には同じ上述の具体例における第
２のＤ・フリップフロップ１１２のＱ２出力信号が供給
されており、このＱ２出力信号が上記２個のＦＩＦＯメ
モリ４３１．４３２に書込みクロックとして供給されて
いる。さらに、第３の信号入力端子４０３には上述のＰ
／Ｓ変換器６からシリアルデータのＲ信号が供給されて
おり、このＲ信号がシリアルパラレルＳ／Ｐ変換器４１
０にデータ入力として供給されている。また、紀４の信
号入力端子４０４には上述のクロックジェネレータ７か
ら回部同期した１６ＭＨｚのドツトクロックＩＮＴ、−
ＤＣが供給されており、このドツトクロック■ＮＴ、Ｉ
）Ｃが上記Ｓ／Ｐ変換器４１０にクロック入力として供
給されている。そして、第５の信号入力端子３０１には
上述の同期分離回路２０にて得られる外部水平同期信号
ＥＸＴ　、ＨＤが供給されており、この外部水平同期信
号ＥＸＴ　、ＨＤはＰ　Ｌ　Ｌ回路３０の位相比較器３
１０に供給されるとともに、Ｄ・フリップフロップ３５
０にリセット入力として供給されている。 上記Ｓ／Ｐ変換器４１０は、第３の信号入力端子４０３
を介して供給されるシリアルデータのＲ信号をパラレル
データに変換する。このＳ／Ｐ変換器４１０にてパラレ
ルデータに変換したＲ信号は、上記第２の信号入力端子
４０２に供給されるＱ２信号をクロックとして作動する
ラッチ回路４２０にてランチされ１バイト毎に２個のＦ
ＩＦＯメモリ４３１，４３２書込まれる。 この具体例において、上記ＦＩＦＯメモリ４３１．４３
２は、それぞれ８バイトの記憶内容を有し、２個で１６
文字分のＲ信号を記憶できるようになっている。 上記メモリ回路４０を構成している各Ｆ　ｉ　Ｆ　Ｏメ
モリ４３１．４３２には、Ｄ・フリップフロップ３５０
のＱ出力信号によりゲート制御されている第１のＮＡＮ
Ｄゲー＋−３６２を介してＰ　Ｌ　Ｌ回路３０のカウン
タ回路３４０から読出しクロックが供給されている。上
記読出しクロックに従って各ＦＩＦＯメモリ４３１．４
３２から読出されるパラレルデータのＲ信号は、Ｐ／Ｓ
変換器４４０を介してパラレルデータに変換され上述の
データセレクク６０に供給される。 また、上記Ｐ　Ｌ　Ｌ回路３０は、電圧制御型発振器Ｖ
ＣＯ３３０の発振出力をカウンタ回路３４０にて−１□
７１−分周し、この分周出力を上記位相比較器３１０に
て外部水平同期信号ＥＸＴ、ＨＤと位相比較し、この位
相比較出力をローパスフィルタ３２０を介して上記ＶＣ
Ｏ３３０に制御電圧として供給することにより、上記Ｖ
ＣＯ３３０から外部水平同期信号ＥＸＴ　、ＨＤの位相
に固定された発振出力を得ている。従って、上記外部水
平同期信号ＥＸＴ、ＨＤの周波数ｆｈＥＸＴを１５．７
３Ｋ）Ｉ　ｚとすれば、上記ＶＣＯ３３０の発振周波数
は１６、　ｌ　ｌ　４　Ｍ、Ｉ（ｚとなる。このＶＣ０
３３０の発振出力が上記メモリ回路４０のＳ／Ｐ変換器
４４０にクロック入力として供給されている。 さらに、この具体例におけるＰＬＬ回路３０のカウンタ
回路３４０は、３個の４ｂｉｔカウンタ３４１．３４２
．３４３を縦続接続して成る。そして、上記ＶＣ０３３
０の発振出力がクロック入力として供給されている第１
のカウンタ３４１は上分周出力Ｑ１ｏを第２のカウンタ
３４２にクロ６ ツク入力として供給している。また、上記第１のカウン
タ３４１は、その■分周出力Ｑ　ｒｃをインパーク３６
３を介して上記第１のＮＡＮＤゲート３６２に供給して
いる。さらに、上記第１のカラン１−３６１を介して上
記メモリ回路４０のＰ／Ｓ変換器４４０にロード入力と
して供給している。また、上記第２のカウンタ３４２は
、その１分周比力Ｑ２Ｃを上記１〕・フリップフロップ
３５０にり口】 ツク入力として供給するとともに、その〒Ｔ分周出力Ｑ
２Ｄを第３のカウンタ３４３にクロック入力として供給
している。そして、上記第３のカランを上記位相比較器
３１０に供給している。 この具体例の動作を示すタイムチャ−１・を第１１図Ａ
および第１１図Ｂに示しである。 第１１図Ａは上記ｃ　Ｉ（’ｒ　Ｃ５のクロックがスク
ートするときの動作を示しており、第１の信号入力端子
４０１に供給されるＱ３出出力分が論理「１」になって
第２の信号入力端子４０２にＱ２出力信号、すなわち内
部同期モードのキャラクタクロックＥＸＴ　、ＣＣの反
転出力が供給されると、上記Ｑ２出力信号の立上りエツ
ジを書込みクロックとして、各ＦＩＦＯメモリ４３１，
４３２にラッチ回路４２０からＲ信号が書込まれる。上
記ｐｉＩＦＯメモリ４３１．４３２への書込み動作は、
コンピュータシステムのクロックジェネレータ７にて与
えられるシステムクロックに全て同門して行なわれる。 そして、上記Ｑ３出カ信号が論理「１」となって約４１
ｚｓ後にカウンタ回路３４０の第２のカウンタ３４２か
ら論理「１」のＱ２Ｃ出方信号がＤ・フリップフロップ
３５０にクロック大刀とじて供給され、このＤ・フリッ
プフロップ３５０のＱｌ力信号により第１のＮＡＮＤケ
ート３６２が開成される。するさ、上記カウンタ回路３
４０の第１のカウンタ３４１のＱｌｃ出カ信号が上記第
１のＮＡＮ　Ｉ）ゲーｔ−３６２を介して上記ＦＩＦＯ
メ−ＥＩＪ　４３１．４３２に読出しクロックとして供
給される。 第１１図Ｂは、このときの動作状態を示している。 すなわち、上記Ｆ　Ｉ　Ｆ　Ｏメモリ４３１．４３２は
、第１のＮＡＮＤゲート３６２を介して供給される読出
しクロックの立下りエツジのタイミングで信号の読出し
が行なイっれる。そして、このＦＩＦＯメモリ４３１，
４３２から読出されるＲ信号がＳ／Ｐ変換器４４０にて
シリアルデータに変換される。上記Ｆ　Ｉ　ｌ；’　Ｏ
メモリ４３１，４３２の信号読出し動作は、ＰＬＬ回路
３ｏにて形成される外部Ｃのタイミングで全て行イっれ
る。 ここで、この実施例では、上述の如くコンピュータシス
テムからの表示データの外部同期をとるために、水平走
査期間１ＨＩＮＴが予め６μｓ短くなるようにＣＲＴ　
Ｃ５をプロクラム設定されており、従って、上記表示デ
ータの映像期間Ｔｖも４μｓ早めに出力されるので、上
述の如（Ｆ　Ｉ　Ｆ　０４３１．４３２からの信号の読
出し動作を書込み動作よりも４μｓだけ遅らせている。 また、この具体例においてメモリ回路４０を構成してい
る２個のＦＩＦＯメモリ４３１．．４３２は、それぞれ
８バイト分の記憶内容を有しているので、一方のメモリ
に８バイト分の表示データを書込んだ時点で、信号の読
出しを開示すればコンピュータシステム側の内部クロッ
クと外部同期信号による外部クロックとによる書込み動
作と読出し動作のずれをＩＨ以内で最大±８バイト７で
吸収することができる。そして、１バイトのＲ信号は０
５μＳであ、るから、上述の具体例のように書込み動作
と読出し動作とを４μｓだけずらすことによって、上記
各クロックのずれを±４μｓの範囲に亘って上記ＦＩＦ
Ｏメモリ４３１．４３２により吸収することができる。 なお、上述の実施例では、コンピュータシステム側の表
示データをインターレースさせていないが、例えば第１
２図に示すようにＣＲＴＣ５から出力される各同期信号
Ｉ　ＮＴ　、　ＨＤ２　、　Ｉ　ＮＴ　。 ＶＤ２が供給される第１のフィールド判別回路８１と、
同期分離回路２０にて得られる各外部同期信号ＥＸＴ　
、ＨＤ　、ＥＸＴ　、ＶＤが供給される第２のフィール
ド判別回路８２と、上記各判別回路８１．８２からの判
定出力を比較する比較回路８３とを設けることにより、
インターレースモードの表示データを外部同期させるご
ともできる。すなわち、上記比較回路８３は、各フィー
ルド判別回路８１．８２による判別結果が一致していな
い場合にキャラクタクロック形成回路１０の垂直同期を
一度外して、次のフィールドで新たに同期をかけるよう
に上記キャラクタクロック形成回路１０の動作制御を行
なうことにより、インターレースモードで正しく外部同
期をとることができる。 なお、本発明は上述の如きＮ　ＴＳ　Ｃ方式のＴＶビジ
ョン信号として表示データを取扱う場合ばかりでなく、
ＰＡＬ方式やＳＥＣＡＭ方式等の各方式に適合したＣ　
Ｉ（、Ｔ　Ｃを備えたコンピュータシステムにも適用で
きることは云うまでもない。 〔発明の効果〕 上述の実施例の説明から明らかなように本発明によれば
、コンピュータシステムのシステム構成を変更しなくて
も、表示データを外部同期することができ、上記表示デ
ータによる画像と通常のテレビジョン信号による画像と
をＣＲ，Ｔディスプレー装置の画面に重ね合せて表示す
ることができる。 また、外部同期信号がジッタ等により変動した場合にも
上記変動に十分追従して安定した外部同期動作を行なう
ことができる。 ４図面の簡単な説明 第１図はコンピュータシステムの一般的に構成を、示す
ブロック図である。第２図は上記コンビュ−クシステム
におけるＣＲ，ＴＣから読み出されビデオデータのクイ
ムチヤードである。 第３図は本発明を上記第１図に示したコンピュータシス
テムに適用した場合の一実施例の基本的な構成を示すフ
ロック図である。第４図は上記実施例の外部同期モード
における原理的な動作を示すフロック図である。第５図
は上記実施例に用いたキャラクタクロック形成回路の具
体的な回路構成を示す回路図である。第６図Ａ、第６図
Ｂ、第６図Ｃは、上記実施例における外部同期動作を説
明するための各タイムチャ−１−である。第７図Ａ。 第７図Ｂ、第７図Ｃは上記実施例における外部同期動作
の誤動作状態を説明するための各タイムチャートである
。第８図Ａおよび第８図Ｂは、上記実施例における外部
同期信号のジッタによる悪影響を説明するための各タイ
ムチャートである。第９図は上記実施例におけるＣＲ，
ＴＣの自走動作状態と外部同期動作状態とを説明するた
めのタイムチャートである。第１０図は上記実施例にお
けるＰ　Ｌ　Ｌ回路およびメモリ回路の具体的な回路構
成を示す回路図である。第１１図Ａおよび第１１図Ｂは
上記第１０図に示した具体例の動作を説明するためのク
イムチヤードである。 第１２図はインターレースモードのビデオデータを出力
するシンピユータシステムの一実施例を示すブロック図
である。

Claims (1)

【特許請求の範囲】
1. コンピュータシステムから出力されるビデオデータを外
   部同期信号に同期せしめる機能を備えた表示制御回路に
   おいて、上記ビデオデータの有効表示領域を検出する手
   段を設けるとともに、上記有効光示領域外ではビデオデ
   ータの外部同期を解除する手段を設けたことを特徴とす
   る表示制御回路。