JPS5969525U - 利得制御回路 - Google Patents

利得制御回路

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JPS5969525U
JPS5969525U JP16321582U JP16321582U JPS5969525U JP S5969525 U JPS5969525 U JP S5969525U JP 16321582 U JP16321582 U JP 16321582U JP 16321582 U JP16321582 U JP 16321582U JP S5969525 U JPS5969525 U JP S5969525U
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JP
Japan
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differential
transistor
base
signal source
transistors
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JP16321582U
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JPH0221783Y2 (ja
Inventor
明田川　時雄
奥井　勇
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株式会社東芝
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  • Control Of Amplification And Gain Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の利得制御回路の回路図、第２図は本考案
に係る利得制御回路の回路図、第３図は第２図に示す回
路の応用例を示す回路図である。 １．２・・・差動増幅器、Ｑ、、　Ｑ２．　Ｑ、、　Ｑ
、・・・差動トランジスタ、Ｒ□、　Ｒ２，Ｒ３・・・
抵抗、ＲＬｌ、　ＲＬ２・・・負荷琳抗、　十Ｂ、　Ｖ
ｃｃ・・・直流電源、ＶＲ・・・利得制御用可変抵抗、
ａ・・・信号源、−ａ・・・逆相の信号源。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１、第２の差動トランジスタの共通エミッタは第１の
    信号源に接続し、各ベースは第１、第２の抵抗を介して
    第１の直流電源に接続し、前記第２の差動トランジスタ
    のベースは第３の抵抗を介して制御電圧供給手段に接続
    し、前記第２の差動トランジスタのコレクタは第１、第
    ２の負荷抵抗を介して第２の直流電源に接続し、前記第
    １の差動トランジスタのコレクタは前記ｍｌ　１２の負
    荷抵抗の中点に接続し、前記第２の差動トランジスタの
    コ゛レクタより出力信号を取り出すようにした平衡型差
    動増幅器を用いた利得制御回路において、共通エミッタ
    に前記第１の信号源とは逆相の′　　　第２の信号源を
    接続した第３、第４の差動トランジスタから成るもう一
    つの差動増幅器を設け、前記第３、第４の差動トランジ
    スタの各コレクタは前記第２の直流電源に接続し、前゛
    記第３の差動トランジスタのベースは前記第２の差動ト
    ランジスタのベースと共通とし、前記第４の差動トラン
    ジスタのベースは前記第１の差動トランジスタのベース
    と共通として構成され、前記第１、第２の差動トランジ
    スタの各ベースに現われる前記第１の信号源からの漏れ
    信号を前記第３、第４の差動トランジスタの各ベースに
    現われる前記第２の信号源からの信号により相殺するよ
    うにしたことを特徴とする利得制御回路。
JP16321582U 1982-10-29 1982-10-29 利得制御回路 Granted JPS5969525U (ja)

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JP16321582U JPS5969525U (ja) 1982-10-29 1982-10-29 利得制御回路

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JPS5969525U true JPS5969525U (ja) 1984-05-11
JPH0221783Y2 JPH0221783Y2 (ja) 1990-06-12

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