JPS5966754A - 論理シミユレ−シヨンシステム - Google Patents
論理シミユレ−シヨンシステムInfo
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- JPS5966754A JPS5966754A JP57177073A JP17707382A JPS5966754A JP S5966754 A JPS5966754 A JP S5966754A JP 57177073 A JP57177073 A JP 57177073A JP 17707382 A JP17707382 A JP 17707382A JP S5966754 A JPS5966754 A JP S5966754A
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- Japan
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- logic
- simulation
- logic block
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- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Evolutionary Computation (AREA)
- Geometry (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理シミーレーションンステムニ関スる。
多種類の集積回路が多数使用されている論理装置を開発
する場合に、実際に当該論理装置を製作して動作試験を
行なってから論理設計誤りを発見したのでは、回路修正
が大変となり大幅な開発の遅延、経費の増大を来たすこ
ととなる。ＬＳＩ。
する場合に、実際に当該論理装置を製作して動作試験を
行なってから論理設計誤りを発見したのでは、回路修正
が大変となり大幅な開発の遅延、経費の増大を来たすこ
ととなる。ＬＳＩ。
カスタムＬＳＩ等の使用、論理装置の大規模化に伴なっ
て論理設計誤りの早期発見は一層緊急な課題となって（
・る。
て論理設計誤りの早期発見は一層緊急な課題となって（
・る。
以上の論理設計誤りの早期発見に従来から使用されてい
るのが論理シミュレータであり、試験対象とする論理装
置と同等の動作をシミュレーションにより行な（・、当
該論理装置〜の製作前に論理設計の検査を行なってその
目的を達成してし・る。
るのが論理シミュレータであり、試験対象とする論理装
置と同等の動作をシミュレーションにより行な（・、当
該論理装置〜の製作前に論理設計の検査を行なってその
目的を達成してし・る。
しかしながら、従来の論理シミーレータはほとんどがソ
フトウェアにより行なわれており、試験対象とする論理
装置の論理規模が犬になると、ソフトウェアによる逐次
処理ではシミュレーション時間が膨大ｌ工ものとなり実
用に供することができ’／ｊ、 ｌ、・と（・う欠点が
おる。
フトウェアにより行なわれており、試験対象とする論理
装置の論理規模が犬になると、ソフトウェアによる逐次
処理ではシミュレーション時間が膨大ｌ工ものとなり実
用に供することができ’／ｊ、 ｌ、・と（・う欠点が
おる。
上述の欠点を除去するものとして、被試験論理装置を複
数の論理ブロックに分割し各論理ブロックの入力（Ｆｉ
号の確定または出力信号の確定に対応して各論理ブロッ
クを動作順に分類し、各分類内の論理ブロックのシミー
レーションはバイブライン処理を行な（・、各分類は動
作順にシリアルな処理を行なう特願昭５７−１２１６０
０および特願昭５７−１２１５９９に係る論理シミーレ
ータがあるが、これとても各分類内の論理ブロックのシ
ミュレーションはパイプライン処理により高速化された
とはし・え、論理規模の増大によるこの部分のシミュレ
ーション時間の増大はさけられプエ（・と（・う欠点が
ある。
数の論理ブロックに分割し各論理ブロックの入力（Ｆｉ
号の確定または出力信号の確定に対応して各論理ブロッ
クを動作順に分類し、各分類内の論理ブロックのシミー
レーションはバイブライン処理を行な（・、各分類は動
作順にシリアルな処理を行なう特願昭５７−１２１６０
０および特願昭５７−１２１５９９に係る論理シミーレ
ータがあるが、これとても各分類内の論理ブロックのシ
ミュレーションはパイプライン処理により高速化された
とはし・え、論理規模の増大によるこの部分のシミュレ
ーション時間の増大はさけられプエ（・と（・う欠点が
ある。
本発明の目的は上述の従来装置の欠点を除去し、大規模
な論理装置の論理シミュレーション時間を大幅に短縮し
た論理シミュレーシ目ンシステムを提供することにある
。
な論理装置の論理シミュレーション時間を大幅に短縮し
た論理シミュレーシ目ンシステムを提供することにある
。
本発明のシステムは、それぞれ予め定めたレベル番号が
与えられ該番号により分類される複数の論理ブロックか
ら構成される装置 ータョｙ ヲ行ｔｘ ５ 論！シミュレーションシステ
ムにおいて入力データが変化した論理ブロックの指定お
よび該論理ブロックの入力端子番号テークとの供給をう
け論理シミーレーション開始信号の供給に応答して同一
レベル番号に属する論理ブロックの入力データの変化に
対応する出力データなシミーレートし変化した出力デー
タの送出先の論理ブロックの指定および該論理ブロック
の入力端子番号データとを出力し前記同一レベ／ｌ／番
号に属する論理ブロックのシミーレーションをすべて終
了したときにレベルシミュレーション終了信号な発生す
る複数の論』！プロツクシミーレーション手段と、前配
各論理シミュレーシ百７手段から前記論理ブロックの指
定および政論１里ブロックの入力端子番号データとの供
給をうけ前記指定された論理ブロックのシミュレーショ
ンを行なう論理ブロックシミュレーション手段に前記論
理ブロックの指定および入力端子番号データとを供給す
るテーク交換手段と、すべての前記論理ブロックシミュ
レーション手段からのレベルシミュレーション終了信号
の供給に応答してすべての前記論理ブロックシミュレー
ション手段に前記論理シミュＶーション開始信号を供給
する信号発生手段とを含む。
与えられ該番号により分類される複数の論理ブロックか
ら構成される装置 ータョｙ ヲ行ｔｘ ５ 論！シミュレーションシステ
ムにおいて入力データが変化した論理ブロックの指定お
よび該論理ブロックの入力端子番号テークとの供給をう
け論理シミーレーション開始信号の供給に応答して同一
レベル番号に属する論理ブロックの入力データの変化に
対応する出力データなシミーレートし変化した出力デー
タの送出先の論理ブロックの指定および該論理ブロック
の入力端子番号データとを出力し前記同一レベ／ｌ／番
号に属する論理ブロックのシミーレーションをすべて終
了したときにレベルシミュレーション終了信号な発生す
る複数の論』！プロツクシミーレーション手段と、前配
各論理シミュレーシ百７手段から前記論理ブロックの指
定および政論１里ブロックの入力端子番号データとの供
給をうけ前記指定された論理ブロックのシミュレーショ
ンを行なう論理ブロックシミュレーション手段に前記論
理ブロックの指定および入力端子番号データとを供給す
るテーク交換手段と、すべての前記論理ブロックシミュ
レーション手段からのレベルシミュレーション終了信号
の供給に応答してすべての前記論理ブロックシミュレー
ション手段に前記論理シミュＶーション開始信号を供給
する信号発生手段とを含む。
次に、本発明について図面を参照して詳細ｉｌＣβと明
する。
する。
試験対象の論理装置にはＩｎ種類（ｍは自然数）の集積
回路（以後ＩＣと称す）が全部でｎ個（ｎは自然数）使
用されて（・るものを例にとり説明する。
回路（以後ＩＣと称す）が全部でｎ個（ｎは自然数）使
用されて（・るものを例にとり説明する。
論理装置の信号の流れに従って、使用されて（・るＩＣ
に順に第１番から第１番まで番号（以下ＩＣ位置番号と
称す）をつける。すなわち、信号は常にＩＣ位置番号が
小さいＩＣからＩＣ位置番号が太き（・ＩＣへと流れる
。
に順に第１番から第１番まで番号（以下ＩＣ位置番号と
称す）をつける。すなわち、信号は常にＩＣ位置番号が
小さいＩＣからＩＣ位置番号が太き（・ＩＣへと流れる
。
各ＩＣの入力信号は論理装置への入力信号が（・くつか
のＩＣを経由してきて供給され確定するものであり、一
つの工・Ｃへの各入力信号が経由してぎたＩＣの個数の
中の最大値石（以後レベル番号と称す）を当該ＩＣへの
入力信号の確定時の指標と考えこのレベル番号により論
理装置内の全ＩＣを分類ずろ。
のＩＣを経由してきて供給され確定するものであり、一
つの工・Ｃへの各入力信号が経由してぎたＩＣの個数の
中の最大値石（以後レベル番号と称す）を当該ＩＣへの
入力信号の確定時の指標と考えこのレベル番号により論
理装置内の全ＩＣを分類ずろ。
すなわち、論理装置内の全ＩＣはＩＣ位簡１番号により
特定され、レベル番号により動作順が規定され、種類に
より機能が規定される。
特定され、レベル番号により動作順が規定され、種類に
より機能が規定される。
前述のようにノ・−ドウエアによる％願昭−５７−１２
１５９９および特願昭−５７−１２１６００に係る論理
シミュレータはソフトウェアによる シミーレーション
より格段にシミュレーション時間 を短縮したｆＪＺ、
同一 １／ ヘル番号内のＩＣのシミ３２レーシヨン時
間はパイプライン処理により短縮されているとは（・え
、論理規模の増大に従ってシミュレーション時間の増大
を招来することは避けることができない。
１５９９および特願昭−５７−１２１６００に係る論理
シミュレータはソフトウェアによる シミーレーション
より格段にシミュレーション時間 を短縮したｆＪＺ、
同一 １／ ヘル番号内のＩＣのシミ３２レーシヨン時
間はパイプライン処理により短縮されているとは（・え
、論理規模の増大に従ってシミュレーション時間の増大
を招来することは避けることができない。
そこで本発明では同一レベル番号内のＩＣのシミーレー
ションを複数の論理シミュレータに分割して並列処理を
行なうことによりシミュレーション時間を短縮すること
とした。従って、予め試験対象の論理装置にあるｎ個の
ＩＣを並列処理の数ｋ（自然数）に対応してに個のグル
ープに分割しておき、各ＩＣがシミュレートされる論理
シミュレータを特定しておく。
ションを複数の論理シミュレータに分割して並列処理を
行なうことによりシミュレーション時間を短縮すること
とした。従って、予め試験対象の論理装置にあるｎ個の
ＩＣを並列処理の数ｋ（自然数）に対応してに個のグル
ープに分割しておき、各ＩＣがシミュレートされる論理
シミュレータを特定しておく。
レベル番号ｌのＩＣのシミュレーションノ中ニハレヘル
番号（−ａ−１）のＩＣのシミュレーションの結果を使
用するものが必ず存在する。換言すればレベル番号！の
ＩＣのシミュレーションの中にはレベル番号（、、ｅ−
１）のＩＣのシミュレーションが終了しなければシミュ
レーションを開始できた（・ものがある。従って本発明
では同一レベル番号のＩＣのシミュレーションをも分割
して並列処理を行うこととしているので、後続するレベ
ル番号のＩＣのシミュレーションは先行スるレベル番号
のＩＣの並列処理が終って後開始するように考慮されて
いる。
番号（−ａ−１）のＩＣのシミュレーションの結果を使
用するものが必ず存在する。換言すればレベル番号！の
ＩＣのシミュレーションの中にはレベル番号（、、ｅ−
１）のＩＣのシミュレーションが終了しなければシミュ
レーションを開始できた（・ものがある。従って本発明
では同一レベル番号のＩＣのシミュレーションをも分割
して並列処理を行うこととしているので、後続するレベ
ル番号のＩＣのシミュレーションは先行スるレベル番号
のＩＣの並列処理が終って後開始するように考慮されて
いる。
図は本発明の一実施例を示すブロック図である。
本発明の一実施例は、入力データの変化があった自己の
担当するＩＣのＩＣ位置Ｔｆ号と当該入力データの変化
があったビン番号とを受信し当該入力データの変化に対
応する出力データをシミュレートシ当該出力データ中変
化のあったものの接続先のＩＣのＩＣ位置番号とビン番
号とを送出するに個（ｋは自然数）の論理シミーレータ
１０１−１〜１０１−にと、前記論理シミュレータ１０
１−１〜１０１−ｋからデータを受信しそれぞれの行先
の論理シミュレータに送出するデータ交換部１０２と、
自己の担当する１つのレベル番号に属するＩＣのシミュ
レーションがすべて終了したときに前記論理シミーレー
タ１０１−１〜１０１−ｋから発せられるレベルシミュ
レーション終了信号を受信し全論理シミーレータが同一
レベル番号に係るレベルシミュレーション終了信号を送
出したときに一定時間経過後全輪理シミュレータに一斉
ニレベルシミュレーシロン開始信号を供給する制御部１
０３とを含んで（・る。
担当するＩＣのＩＣ位置Ｔｆ号と当該入力データの変化
があったビン番号とを受信し当該入力データの変化に対
応する出力データをシミュレートシ当該出力データ中変
化のあったものの接続先のＩＣのＩＣ位置番号とビン番
号とを送出するに個（ｋは自然数）の論理シミーレータ
１０１−１〜１０１−にと、前記論理シミュレータ１０
１−１〜１０１−ｋからデータを受信しそれぞれの行先
の論理シミュレータに送出するデータ交換部１０２と、
自己の担当する１つのレベル番号に属するＩＣのシミュ
レーションがすべて終了したときに前記論理シミーレー
タ１０１−１〜１０１−ｋから発せられるレベルシミュ
レーション終了信号を受信し全論理シミーレータが同一
レベル番号に係るレベルシミュレーション終了信号を送
出したときに一定時間経過後全輪理シミュレータに一斉
ニレベルシミュレーシロン開始信号を供給する制御部１
０３とを含んで（・る。
論理シミーレータ１０１−１〜１０１−には特願昭５７
−１２１５９９または特願昭５７−１２１６００に記載
の論理シミュレータ技術が使用できる。すなわち論理シ
ミーレータ１０１−１につし・て説明すれば予め自己の
担当するＩＣの入出力データをＩＣ位置番号、ＩＣ種類
、と共にＩＣ位置番号順に記憶し更に同一レベル番号の
内でＩＣ位置番号の最も太き（・ものにレベルフラグを
予め付して記憶しておく状態メモリ２０１と、ＩＣの種
類と当該ＩＣの入力データとを入力してそれに対応する
出力データをシミュレートするシミュレーション部２０
２と、当該ＩＣのシミュレート前の出力データとシミー
レート後の出力データとを比較しデータが変化した出力
ビン番号を出力する出力ビン番号発生部２０３と、予め
自己の押当するＩＣの含んでいる。論理シミュレータ１
．０１−１の動作につ（・て説明すれば、接続線１１１
−１−１を介して供給される入力データの変化のあった
ＩＣのＩ Ｃ位置番号と当該入力データの変化があった
ビン番号とにより状態メモリ２０１に格納されている状
態データを更新する。つし・で接続線１１３を介して供
給されるレベルシミーレージ百ンＩ１ｍ始（５号により
制御回路２０５が作動し状態メモリ２０１から最初のＩ
Ｃ位置番号のＩＣの入力データおよびＩＣ種類を読み出
しクミュレーシ甘ン部２０−２ニ供給し、シミュレーシ
ョン部２０２はこれに対応する出力データを個別シミュ
レーションにより出力して状態メモＩＪ ２０１と出力
ビン番号発生部２０３に供給する。状態メモリ２０１は
供給された前記出力データにより格納して（・る出力デ
ータを更新し、出力ビン番号発生部２０３はデータが変
化した出力ビン番号を発生してＩＣ位置番号とともに接
続メモリ２０４に供給する。接続メモリ２０４け供給さ
れたＩＣ位置番号と出力ビン番号とによりこれに接続す
る接続先のＩＣ位置番号とビン番号とを出力し接続線１
１１−１−２を介１−でデータ交換部１．０２に供給す
る。上記の状態メモリの更新読出しと、個別シミュレー
ションと、ｍカビン番号発生と、接続メモリ読出し、と
はほぼ独立１〜で行なわれ同一レベル番号に属するＩＣ
の上記各動作はパイプライン処理的に行なわれ複数のＩ
Ｃのシミュレーションに要する時間を短縮して（・る。
−１２１５９９または特願昭５７−１２１６００に記載
の論理シミュレータ技術が使用できる。すなわち論理シ
ミーレータ１０１−１につし・て説明すれば予め自己の
担当するＩＣの入出力データをＩＣ位置番号、ＩＣ種類
、と共にＩＣ位置番号順に記憶し更に同一レベル番号の
内でＩＣ位置番号の最も太き（・ものにレベルフラグを
予め付して記憶しておく状態メモリ２０１と、ＩＣの種
類と当該ＩＣの入力データとを入力してそれに対応する
出力データをシミュレートするシミュレーション部２０
２と、当該ＩＣのシミュレート前の出力データとシミー
レート後の出力データとを比較しデータが変化した出力
ビン番号を出力する出力ビン番号発生部２０３と、予め
自己の押当するＩＣの含んでいる。論理シミュレータ１
．０１−１の動作につ（・て説明すれば、接続線１１１
−１−１を介して供給される入力データの変化のあった
ＩＣのＩ Ｃ位置番号と当該入力データの変化があった
ビン番号とにより状態メモリ２０１に格納されている状
態データを更新する。つし・で接続線１１３を介して供
給されるレベルシミーレージ百ンＩ１ｍ始（５号により
制御回路２０５が作動し状態メモリ２０１から最初のＩ
Ｃ位置番号のＩＣの入力データおよびＩＣ種類を読み出
しクミュレーシ甘ン部２０−２ニ供給し、シミュレーシ
ョン部２０２はこれに対応する出力データを個別シミュ
レーションにより出力して状態メモＩＪ ２０１と出力
ビン番号発生部２０３に供給する。状態メモリ２０１は
供給された前記出力データにより格納して（・る出力デ
ータを更新し、出力ビン番号発生部２０３はデータが変
化した出力ビン番号を発生してＩＣ位置番号とともに接
続メモリ２０４に供給する。接続メモリ２０４け供給さ
れたＩＣ位置番号と出力ビン番号とによりこれに接続す
る接続先のＩＣ位置番号とビン番号とを出力し接続線１
１１−１−２を介１−でデータ交換部１．０２に供給す
る。上記の状態メモリの更新読出しと、個別シミュレー
ションと、ｍカビン番号発生と、接続メモリ読出し、と
はほぼ独立１〜で行なわれ同一レベル番号に属するＩＣ
の上記各動作はパイプライン処理的に行なわれ複数のＩ
Ｃのシミュレーションに要する時間を短縮して（・る。
同一レベル番号に罵Ｉ〜ＩＣ位置番号の最も犬きり・Ｉ
Ｃのシミュレーションが終ると（）ノベルフラグの検
出で検知）制御回路２０５は接続線１１２−１を介して
レベルシミュレーシ７ン終了信号を制御部１０３に供給
する。以上の動作で一つのレベル番号に属する全■Ｃの
シミーレーションが終了し、次に制御部１０３がら接続
線１１３を介して供給されるレベルシミュレーション開
始（’ｌにヨリ次のレベル番号に属するＩＣのシミーレ
ーションが開始されることとなる。
Ｃのシミュレーションが終ると（）ノベルフラグの検
出で検知）制御回路２０５は接続線１１２−１を介して
レベルシミュレーシ７ン終了信号を制御部１０３に供給
する。以上の動作で一つのレベル番号に属する全■Ｃの
シミーレーションが終了し、次に制御部１０３がら接続
線１１３を介して供給されるレベルシミュレーション開
始（’ｌにヨリ次のレベル番号に属するＩＣのシミーレ
ーションが開始されることとなる。
データ交換部１０２は入力数に出力数にのデータ交換回
路でありＩＣ位置番号が行先表示データとなる。クロス
バスイッチ等を使用して公知技術で実現できる。
路でありＩＣ位置番号が行先表示データとなる。クロス
バスイッチ等を使用して公知技術で実現できる。
制御部１０３はアンドゲートと遅延回路により構成され
る。
る。
次に本実施例の動作につ（・て説明する。
外部からデータ交換部１０２によりシミュレーションを
行うべき試験対象の論理装置への入力データが例えば接
続線１１１−１−２を介して供給されると、予め定めて
お（・た担当（ｋ個のグループ）に対応してそれぞれ接
続線１１１−１−１〜１１１−に−１を介して論理シミ
ュレータ１０１−１〜１０１−ｋに入力データが分配さ
れ、各論理シミュレータ１０１−１〜１０１−に内にあ
る状態メモリ２０１の対応するＩＣの入力データをかき
かえる。次いで、制御部１０３がらシミュレーション開
始信号が接続線１１３を介して同時に論理シミュレータ
１０１−１〜１０１−ｋに供給され、各論理シミーレー
タはこのシミュレーション開始信号の供給に応答して各
自が担当して（・るレベル番号１に属する１ｃのシミュ
レーションを開始し、その結果により各自が担当して（
・るＩＣの状態メモリ２０１の出力データを更新すると
ともに自己以外の論理シミュレータが担当して（・るＩ
Ｃの中で入力データが変化したＩＣのＩＣ位置番号とビ
ン番号とを出方しデータ交換部１０２に供給する。
行うべき試験対象の論理装置への入力データが例えば接
続線１１１−１−２を介して供給されると、予め定めて
お（・た担当（ｋ個のグループ）に対応してそれぞれ接
続線１１１−１−１〜１１１−に−１を介して論理シミ
ュレータ１０１−１〜１０１−ｋに入力データが分配さ
れ、各論理シミュレータ１０１−１〜１０１−に内にあ
る状態メモリ２０１の対応するＩＣの入力データをかき
かえる。次いで、制御部１０３がらシミュレーション開
始信号が接続線１１３を介して同時に論理シミュレータ
１０１−１〜１０１−ｋに供給され、各論理シミーレー
タはこのシミュレーション開始信号の供給に応答して各
自が担当して（・るレベル番号１に属する１ｃのシミュ
レーションを開始し、その結果により各自が担当して（
・るＩＣの状態メモリ２０１の出力データを更新すると
ともに自己以外の論理シミュレータが担当して（・るＩ
Ｃの中で入力データが変化したＩＣのＩＣ位置番号とビ
ン番号とを出方しデータ交換部１０２に供給する。
データ交換部１０２に供給された１ｃ位置番号とビン番
号とはＩＣ位置番号により行先の論理シミ、レータに供
給されこれにより当該論理シミュレータは状態メモ！Ｊ
２０ Ｉの該当するＩＣの入力データをかきがえる。
号とはＩＣ位置番号により行先の論理シミ、レータに供
給されこれにより当該論理シミュレータは状態メモ！Ｊ
２０ Ｉの該当するＩＣの入力データをかきがえる。
各論理シミュレータ１０１−１〜１０１−に内での同一
・レベル番号のＩＣのシミーレーションは前述のように
パイプライン処理で順次行１よゎれ、レベルフラグが付
加されて（・るＩＣのシミュレーションが終ると（これ
は同一レベル番号のＩＣのシミュレーションが終了した
ことを示して（・る）各論理シミュレータ１０１−１〜
１．０１− ｋ内の制御回路２０５がもそれぞれ接続線
１１２−１〜１１２−ｋを介して制御部１０３にレベル
シミュレーション終了信号が供給される。全部の論理シ
ミ、レータからレベルシミュレーション終了信号が供給
されて一定時間経過後（最後にシミュレーションを終え
た輸脅安、 １餉ｅた論理シミーレータが
データ交換部１０２にＩＣ位置番号とビン番号とを供給
してから相手先の論理シミュレータの状態メモリを書き
かえるまでに十分な時間）、制御部１０３は接続線１１
３を介してレベルシミュレーション開始信号を同時に各
論理シミュレータ１ｏｔ−ｉ〜１０１− ｋに供給し、
これに応答して各論理シミュレータは一斉にレベル番号
２にＭするＩｃのシミュレーションを開始する。
・レベル番号のＩＣのシミーレーションは前述のように
パイプライン処理で順次行１よゎれ、レベルフラグが付
加されて（・るＩＣのシミュレーションが終ると（これ
は同一レベル番号のＩＣのシミュレーションが終了した
ことを示して（・る）各論理シミュレータ１０１−１〜
１．０１− ｋ内の制御回路２０５がもそれぞれ接続線
１１２−１〜１１２−ｋを介して制御部１０３にレベル
シミュレーション終了信号が供給される。全部の論理シ
ミ、レータからレベルシミュレーション終了信号が供給
されて一定時間経過後（最後にシミュレーションを終え
た輸脅安、 １餉ｅた論理シミーレータが
データ交換部１０２にＩＣ位置番号とビン番号とを供給
してから相手先の論理シミュレータの状態メモリを書き
かえるまでに十分な時間）、制御部１０３は接続線１１
３を介してレベルシミュレーション開始信号を同時に各
論理シミュレータ１ｏｔ−ｉ〜１０１− ｋに供給し、
これに応答して各論理シミュレータは一斉にレベル番号
２にＭするＩｃのシミュレーションを開始する。
以下このレベルシミュレーション動作を所要回数繰返し
て試験対象の論理装置のシミュレーションを行うことが
できる。
て試験対象の論理装置のシミュレーションを行うことが
できる。
以上のように本実施例では同一レベル番号に属するＩＣ
のシミュレーションを複数の論理シミュレータに分割し
て分担させ並列処理を行なうことによりシミュレーショ
ン時間を大幅に短縮して（・る。
のシミュレーションを複数の論理シミュレータに分割し
て分担させ並列処理を行なうことによりシミュレーショ
ン時間を大幅に短縮して（・る。
本実施例でを′よ、論理栴成単位として、ＩＣを例に説
明したが本発明はこれに限るものではなく、被試験論理
装置を複数のＩ Ｃを含む（・くつかの論理ブロックに
分割して本発明を適用することもでき看し、またカスタ
ムＬＳＩのごとき被試験論理装置の場合にはカスタムＬ
ＳＩなる１つのＩ Ｃを複数の論理ブロックに分割して
本発明を適用することもできる。
明したが本発明はこれに限るものではなく、被試験論理
装置を複数のＩ Ｃを含む（・くつかの論理ブロックに
分割して本発明を適用することもでき看し、またカスタ
ムＬＳＩのごとき被試験論理装置の場合にはカスタムＬ
ＳＩなる１つのＩ Ｃを複数の論理ブロックに分割して
本発明を適用することもできる。
本実施例ではＩＣの属するレベル番号を当該ＩＣへの入
力信号の経由してきたＩＣの個数の中の最大値としたが
本発明はこれに限るものではなく、当該ＩＣのシミュレ
ーションは当該ＩＣの全入力信号が確定してから当該Ｉ
Ｃの出力信号の行先のＩＣの（・ずれか一つのＩＣの全
入力信号が確定するまでの時間の最小時間までの間で行
なえばよい。
力信号の経由してきたＩＣの個数の中の最大値としたが
本発明はこれに限るものではなく、当該ＩＣのシミュレ
ーションは当該ＩＣの全入力信号が確定してから当該Ｉ
Ｃの出力信号の行先のＩＣの（・ずれか一つのＩＣの全
入力信号が確定するまでの時間の最小時間までの間で行
なえばよい。
すなおち、ＩＣのレベル番号は当該ＩＣへの入力信号の
経由してきたＩＣの個数の中の最大値以上で、当該ＩＣ
の出力信号の行先のそれぞれのＩＣの入力信号が経由し
てきたｉＣの個数の中の最大値の中の最小値以下の数で
あればよい。これを利用して同一レベル番号に属するＩ
Ｃの数の均等化を行なうことができる。
経由してきたＩＣの個数の中の最大値以上で、当該ＩＣ
の出力信号の行先のそれぞれのＩＣの入力信号が経由し
てきたｉＣの個数の中の最大値の中の最小値以下の数で
あればよい。これを利用して同一レベル番号に属するＩ
Ｃの数の均等化を行なうことができる。
本実施例ではレベルシミーレージ目ン終了信号が全部受
信されてから論理シミーレーション信号カー供給される
までの一定時間の遅延は制御部で行なって（・るが、本
発明はこれに限るものではなく論理シミュレーション信
号を受信した論理シミュレータの作動を一定時間遅延せ
しめてもよ（・。
信されてから論理シミーレーション信号カー供給される
までの一定時間の遅延は制御部で行なって（・るが、本
発明はこれに限るものではなく論理シミュレーション信
号を受信した論理シミュレータの作動を一定時間遅延せ
しめてもよ（・。
以上のように、本発明には被試験論理装置を複数の論理
ブロックに分割し各論理ブロックの入力信号の確定また
は出力信号の確定に対応して各論理ブロックを動作順に
分類し各分類内の論理ブロックのシミュレーションを複
数の論理シミュレータに分配して並列処理を行なり・各
分類は動作順に複数の論理シミーレータ内でシリアルな
処理を行なうととによりシミュレーション時間を著しく
短縮することができると（・う効果がある。
ブロックに分割し各論理ブロックの入力信号の確定また
は出力信号の確定に対応して各論理ブロックを動作順に
分類し各分類内の論理ブロックのシミュレーションを複
数の論理シミュレータに分配して並列処理を行なり・各
分類は動作順に複数の論理シミーレータ内でシリアルな
処理を行なうととによりシミュレーション時間を著しく
短縮することができると（・う効果がある。
図は本発明の一実施例な示すブロック図である。
図において、
１０１−１〜１０１−ｋ・・・・・論理シミュレータ、
１０２・・・・・・データ交換部、１０３・・・・・・
制御部、２０１・・・・・・状態メモリ、２０２・・・
・・・シミュレータ−２〜１１１−に−２，７１１２−
１〜１１２−に、１１３・・・・・・接続線。
１０２・・・・・・データ交換部、１０３・・・・・・
制御部、２０１・・・・・・状態メモリ、２０２・・・
・・・シミュレータ−２〜１１１−に−２，７１１２−
１〜１１２−に、１１３・・・・・・接続線。
Claims (2)
- （１）それぞれ予め定めたレベル番号が与えられ該番号
により分類される複数の論理ブロックから構成される装
置 ５［シミュレーシゴンシステムにお（・て、入力データ
が変化した論理ブロックの指定および該論理ブロックの
入力端子番号データとの供給をうけ論理シミュレーショ
ン開始信号の供給に応答して同一レベル番号に属する論
理ブロックの入力データの変化に対応する出力データを
シミュレートし変化した出力データの送出先の論理ブロ
ックの指定および該論理ブロックの入力端子番号データ
とを出力し前記同一レベル番号に属する論理ブロックの
シミュレーションをすべて終了したときにレベルシミュ
レーション終了信号を発生する複数の論理ブロックシミ
ュレーション手段と、 前記各論理シミュレーション手段から前記論理ブロック
の指定および該論理ブロックの入力端子番号データとの
供給をうけ前記指定された論理ブロックのシミュレーシ
ョンを行なう論理ブロックシミューレーション手段に前
記ブロックの指定および入力端子番号データとを供給す
るデータ交換手段と、 すべての前記論理ブロックシミーレーション手段からの
レベルシミュレーション終了信号ノ供給に応答１〜てす
べての前記論理ブロックシミｚし ’／ヨン手段に前記
論理シミュレーション開始信号を供給する信号発生手段
とを含み同一レベル番号に属する論理プロ，ツクのシミ
ュレーションを各前記論理ブロックシミュレーション手
段に分割して並列に行なうことを特徴とする論理シミュ
レーションシステム。 - （２）各論理ブロックに与えられるレベル番号が該当論
理ブロックの各入力端子に到来する各入力信号が各々経
由してきた前記論理ブロックの個数（経由数）のうちの
最大のもの（最大経由数）以上でありかつ該当論理ブロ
ックからの各出力信号が供給される各論理ブロックの各
最大経由数のうちの最小のもの以下であることを特徴と
する特許請求の範囲第（１）項記載の論理シミーレーシ
ョンシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177073A JPS5966754A (ja) | 1982-10-08 | 1982-10-08 | 論理シミユレ−シヨンシステム |
| DE8383106834T DE3376592D1 (en) | 1982-07-13 | 1983-07-12 | Logic simulator operable on level basis and on logic block basis on each level |
| EP83106834A EP0099114B1 (en) | 1982-07-13 | 1983-07-12 | Logic simulator operable on level basis and on logic block basis on each level |
| US06/826,660 US4725975A (en) | 1982-07-13 | 1986-02-06 | Logic simulator operable on level basis and on logic block basis on each level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177073A JPS5966754A (ja) | 1982-10-08 | 1982-10-08 | 論理シミユレ−シヨンシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5966754A true JPS5966754A (ja) | 1984-04-16 |
| JPS6233624B2 JPS6233624B2 (ja) | 1987-07-22 |
Family
ID=16024645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177073A Granted JPS5966754A (ja) | 1982-07-13 | 1982-10-08 | 論理シミユレ−シヨンシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966754A (ja) |
-
1982
- 1982-10-08 JP JP57177073A patent/JPS5966754A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6233624B2 (ja) | 1987-07-22 |
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