JPS596337U - 積算カウンタ回路 - Google Patents
積算カウンタ回路Info
- Publication number
- JPS596337U JPS596337U JP10165982U JP10165982U JPS596337U JP S596337 U JPS596337 U JP S596337U JP 10165982 U JP10165982 U JP 10165982U JP 10165982 U JP10165982 U JP 10165982U JP S596337 U JPS596337 U JP S596337U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- input
- signal
- counter circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electric Clocks (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は従来の積算カウンタ回路のブロック図、第2図
は従来の積算カウンタ回路に印加される入力パルス信号
とクロック信号波形の説明図、第3図はC−MO5基本
ゲート回路に印加される信号による消費電流の説明図、
第4図は本考案になる積 ゛算カウンタ回路のブロ
ック図、第5図は本考案になるクロック発生回路の一実
施例を示すブロック図、第6図は第5図の各部ならびに
積算カウンタ回路の消費電流を示す信号波形の説明図で
ある。 1・・・積算カウンタ回路、2・・・クロック発生回路
、3と25・・・カウンタ回路、4・・・ラッチ回路、
5・・・タイミング信号発生回路、6・・・出力マルチ
プレックサ、11と12と21と27と31・・・入力
端子、22と34・・・出力端子、23・・・フリップ
フロップ回路、24・・・発振回路、26・・・コント
ロール端子、28・・・クリア端子、29・・・リセッ
ト端子、30・・・セット端子、32・・・インバータ
、33と35・・・EFT(電界効果トランジスタ)。 N■で] −」]−一一一一一
は従来の積算カウンタ回路に印加される入力パルス信号
とクロック信号波形の説明図、第3図はC−MO5基本
ゲート回路に印加される信号による消費電流の説明図、
第4図は本考案になる積 ゛算カウンタ回路のブロ
ック図、第5図は本考案になるクロック発生回路の一実
施例を示すブロック図、第6図は第5図の各部ならびに
積算カウンタ回路の消費電流を示す信号波形の説明図で
ある。 1・・・積算カウンタ回路、2・・・クロック発生回路
、3と25・・・カウンタ回路、4・・・ラッチ回路、
5・・・タイミング信号発生回路、6・・・出力マルチ
プレックサ、11と12と21と27と31・・・入力
端子、22と34・・・出力端子、23・・・フリップ
フロップ回路、24・・・発振回路、26・・・コント
ロール端子、28・・・クリア端子、29・・・リセッ
ト端子、30・・・セット端子、32・・・インバータ
、33と35・・・EFT(電界効果トランジスタ)。 N■で] −」]−一一一一一
Claims (1)
- 時間間隔Tて到来する入力パルス信号をクロック信号の
入力に同期して積算する積算カウンタ回路において、上
記人力パルス信号を入力し同時にセット出力信号を発生
し、次にカウンタ回路からリセット入力信号を入力し、
同時にリセット出力信号を発生して発振回路に出力すを
るフリップフロップ回路と、このフリップフロップ回路
から上記セット出力信号を入力したときのみ発振パルス
信号を上記セット出力信号の持続時間t1にわたつ、て
発振し、この発振パルス信号を上記クロック信号として
上記積算カウンタ回路に出力するとともに上記カウンタ
回路に出力する上記発振回路と、上記入力パルス信号を
入力し同時にカウントをクリアして上記発振パルス信号
のカウントを始め、上記積算カウンタの必要とするパル
ス数までのカウントを終了すると同時に上記リセット入
力信号を上記フリップフロップ回路に出力する上記カウ
ンタ回路とから構成され、上記持続時間t1が上記時間
間隔Tよりも小さい関係にあるように上記発振回路の発
振周波数を選定してなるクロック発生回路をもつことを
特徴とする積算カウンタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10165982U JPS596337U (ja) | 1982-07-05 | 1982-07-05 | 積算カウンタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10165982U JPS596337U (ja) | 1982-07-05 | 1982-07-05 | 積算カウンタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS596337U true JPS596337U (ja) | 1984-01-17 |
JPS6349949Y2 JPS6349949Y2 (ja) | 1988-12-22 |
Family
ID=30239971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10165982U Granted JPS596337U (ja) | 1982-07-05 | 1982-07-05 | 積算カウンタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS596337U (ja) |
-
1982
- 1982-07-05 JP JP10165982U patent/JPS596337U/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6349949Y2 (ja) | 1988-12-22 |
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