JPS5958934A - 双方向時間分割ディジタル伝送の受信回路 - Google Patents
双方向時間分割ディジタル伝送の受信回路Info
- Publication number
- JPS5958934A JPS5958934A JP16901882A JP16901882A JPS5958934A JP S5958934 A JPS5958934 A JP S5958934A JP 16901882 A JP16901882 A JP 16901882A JP 16901882 A JP16901882 A JP 16901882A JP S5958934 A JPS5958934 A JP S5958934A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- receiving
- peak value
- burst signal
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は双方向時間分割ディジタル伝送の受信回路に関
する。
する。
通信システムのディジタル化は拡大の方向にあり加入者
線のディジタル化に関しても研究開発が分割ディジタル
伝送方式がある。かかる伝送方式における伝送路インク
７工イス回路の従来例を第１図に、その動作タイミング
を第２図に示す。第１図の伝送路イｒタフェイス回路は
送信回路１゜識別回路２．バッファ増幅器５及び伝送路
４につながれたスイッチ３よ多構成されている。送信回
向路１側にオノすることにより伝送路４に送出ささ れ、第２図（ｃｌに示す受信期間バッファ増幅器５側オ
ンすることにより伝送路４からの受信バースト信号Ｒは
バッファ増幅器５に供給される。この時の伝送路４上の
信号を第２図（ｂｌに示す。バッファ増幅器５は第２図
（ｄ）に示すように受信バースト信号Ｒｆ：増幅し識別
回路２に出力するが、同時にスイッチ３のスイッチ雑音
（斜線で示す）も増幅する。伝送路４の距離が長ｄ懐の
雑音のレベルは受信バースト信号Ｒのレベルと同程度と
な９誤受信の原因となる。従ってスイッチ軟膏の小さい
高価なスイッチ金必要とし１通信装置の経済性の点で問
題となる。
線のディジタル化に関しても研究開発が分割ディジタル
伝送方式がある。かかる伝送方式における伝送路インク
７工イス回路の従来例を第１図に、その動作タイミング
を第２図に示す。第１図の伝送路イｒタフェイス回路は
送信回路１゜識別回路２．バッファ増幅器５及び伝送路
４につながれたスイッチ３よ多構成されている。送信回
向路１側にオノすることにより伝送路４に送出ささ れ、第２図（ｃｌに示す受信期間バッファ増幅器５側オ
ンすることにより伝送路４からの受信バースト信号Ｒは
バッファ増幅器５に供給される。この時の伝送路４上の
信号を第２図（ｂｌに示す。バッファ増幅器５は第２図
（ｄ）に示すように受信バースト信号Ｒｆ：増幅し識別
回路２に出力するが、同時にスイッチ３のスイッチ雑音
（斜線で示す）も増幅する。伝送路４の距離が長ｄ懐の
雑音のレベルは受信バースト信号Ｒのレベルと同程度と
な９誤受信の原因となる。従ってスイッチ軟膏の小さい
高価なスイッチ金必要とし１通信装置の経済性の点で問
題となる。
本発明の目的は９個々のスイッチのスイッチ雑音が受信
信号レベルに比べ無視できぬほど大きくとも受信信号へ
の影響を小さくＬ７．より経済的な通信装Ｍを提供する
ことにある。
信号レベルに比べ無視できぬほど大きくとも受信信号へ
の影響を小さくＬ７．より経済的な通信装Ｍを提供する
ことにある。
本発明の双方向時間分割ディジタル伝送の受信回路は、
受信バースト信号全バッファ増幅器と。
受信バースト信号全バッファ増幅器と。
ピーク値保持部を有しバッファ増幅器の出力を入力し前
記受信バースト信号を受信するために設定された第１の
受信期間のみ識別を行なう識別回路とから構成され、前
記識別回路が、前記第１の受信期間３でのみあるしけ、
前記第１の受信期間よりも受信開始の位相がはやくかつ
前記受信バースト信号のバースト長以上の長さを有する
第２の受信期間でのみ前記バラノア増幅器の出力を前記
ビーり値保持部に供給するスイッチ回路を有する。
記受信バースト信号を受信するために設定された第１の
受信期間のみ識別を行なう識別回路とから構成され、前
記識別回路が、前記第１の受信期間３でのみあるしけ、
前記第１の受信期間よりも受信開始の位相がはやくかつ
前記受信バースト信号のバースト長以上の長さを有する
第２の受信期間でのみ前記バラノア増幅器の出力を前記
ビーり値保持部に供給するスイッチ回路を有する。
次に図面を参照しながら本発明の詳細な説明する。第３
図に本発明による受信回路を有する伝送路イノタフェイ
ス回路の実施例を示し、第６図のタイミノグ図を用いて
その動作を説明する。送信回路７においてブロック化さ
れた送信バースト信号Ｓはドライバ６に供給され、ドラ
イバ６は第６図（ａｔに示す制御信号ｌＯの）・イレベ
ルの送信期間において送信バースト信号５ｔｌ−トラ／
ス９を介し伝送路８に送出する。同時に、送信バースト
信号Ｓは受信回路１１にも供給される。一方、伝送路８
からの受信バースト信号Ｒはトラ／ス９を介し受信回路
１１に供給される。この時の伝送路８上の信号を第６図
（ｂ）に示す。受信回路１１では、バッファ増幅器１３
は第６図（ｃ）に示すように送信バースト信号Ｓ及び受
信バースト信号Ｒを増幅し。
図に本発明による受信回路を有する伝送路イノタフェイ
ス回路の実施例を示し、第６図のタイミノグ図を用いて
その動作を説明する。送信回路７においてブロック化さ
れた送信バースト信号Ｓはドライバ６に供給され、ドラ
イバ６は第６図（ａｔに示す制御信号ｌＯの）・イレベ
ルの送信期間において送信バースト信号５ｔｌ−トラ／
ス９を介し伝送路８に送出する。同時に、送信バースト
信号Ｓは受信回路１１にも供給される。一方、伝送路８
からの受信バースト信号Ｒはトラ／ス９を介し受信回路
１１に供給される。この時の伝送路８上の信号を第６図
（ｂ）に示す。受信回路１１では、バッファ増幅器１３
は第６図（ｃ）に示すように送信バースト信号Ｓ及び受
信バースト信号Ｒを増幅し。
識別回路１２に供給する。識別回路１２における動作を
、識別回路１２の１構成例を示す第４図上参照して説明
する。バッファ増幅器１３の出力はスイッチ１７及び比
較器１９の正入力に供給、される。スイッチ１７は第６
図（ｄｉに示す制御信号１５のハイレベルの受信期間で
導通し、 ｍ ６１図（ｅ）に水線で示すようにスイッ
チ雑音がわずかに生じるが増幅され友受信バースト信号
几のレベルに比べ十分少さいので、ピーク値保持回路１
８はこのスイッチ雑音に対し応答しない。ピーク値保持
回路１８は得らル友ビーク値より識別のためのしきい値
を生成し比較器１９の負入力に供給する。比較器１９は
正入力に供給された送信バースト信号Ｓ及び受信バース
ト信号几を識別し、第６図（ｆｌに示すようにディジタ
ル信号Ｓ ｌ及びディジタル信号１モ１ヲ出力する。Ａ
ＮＩ）ゲート２０は、制御信号１５の与える受信期間即
ち、スイッチ１７が導通する期間と同じ受信期間のみ比
較器１９の出力を識別結果として出力する。
、識別回路１２の１構成例を示す第４図上参照して説明
する。バッファ増幅器１３の出力はスイッチ１７及び比
較器１９の正入力に供給、される。スイッチ１７は第６
図（ｄｉに示す制御信号１５のハイレベルの受信期間で
導通し、 ｍ ６１図（ｅ）に水線で示すようにスイッ
チ雑音がわずかに生じるが増幅され友受信バースト信号
几のレベルに比べ十分少さいので、ピーク値保持回路１
８はこのスイッチ雑音に対し応答しない。ピーク値保持
回路１８は得らル友ビーク値より識別のためのしきい値
を生成し比較器１９の負入力に供給する。比較器１９は
正入力に供給された送信バースト信号Ｓ及び受信バース
ト信号几を識別し、第６図（ｆｌに示すようにディジタ
ル信号Ｓ ｌ及びディジタル信号１モ１ヲ出力する。Ａ
ＮＩ）ゲート２０は、制御信号１５の与える受信期間即
ち、スイッチ１７が導通する期間と同じ受信期間のみ比
較器１９の出力を識別結果として出力する。
従って、第６図（ｈｌに示すように受信バーヌト信号凡
の識別され友ディジタル信号Ｒ’のみ識別回路１２の識
別結果として出力される。
の識別され友ディジタル信号Ｒ’のみ識別回路１２の識
別結果として出力される。
識別回路１２の別の構成例を第５図に示す。本構成例は
、ＡＮＤゲート２０に供給される制御信号１６’に除き
第４図の構成例と同じである。第５図の識別回路では、
制御信号１６の与える受信期間は第６図（ロ））に示す
ように、受信開始の位相が第６図（ｄ）に示する制御信
号１５の与える受信期間よりも遅くなっている。従って
、第６図（ｅ）に斜線で示すスイッチ雑音の影響をより
低減することかで第４図及び第５図の識別回路１２０入
力段に破線で示す全波整流回路１４ｔ−それぞれ設ける
。
、ＡＮＤゲート２０に供給される制御信号１６’に除き
第４図の構成例と同じである。第５図の識別回路では、
制御信号１６の与える受信期間は第６図（ロ））に示す
ように、受信開始の位相が第６図（ｄ）に示する制御信
号１５の与える受信期間よりも遅くなっている。従って
、第６図（ｅ）に斜線で示すスイッチ雑音の影響をより
低減することかで第４図及び第５図の識別回路１２０入
力段に破線で示す全波整流回路１４ｔ−それぞれ設ける
。
このように本発明によれば、スイツを雑音の小さいスイ
ッチを用いることなくスイッチ雑音の影響を低減するこ
とができ９通信品質が良くかつ経済的な双方向時間分割
ディジタル伝送の受信回路を提供することができる。
ッチを用いることなくスイッチ雑音の影響を低減するこ
とができ９通信品質が良くかつ経済的な双方向時間分割
ディジタル伝送の受信回路を提供することができる。
第４図は伝送路インタ７工イス回路の従来例のイス回路
の動作を示すタイミング図、第３図は本発明の受信回路
を用いた伝送路インタフェイス回路の１来抛例を示すブ
ロック図、第４図は第３図の受信回路に用いる識別回路
の構成例のブロック施例の動作を示すタイミング図であ
る。 図において、ｌ、７は送信回路、２．１２は敵側回路、
３．１７はスイッチ、４．８は伝送路。 ６はドライバ、９はトランス、１１は受信回路。 ５．１３はバッファ増幅器、１８はピーク値保持回路、
１９は比較器、２０はＡＮＤゲート、２４は整流回路を
示す。 ｒｃ’ｏｎ人ブｊｉ士内ｔ＋７７ 晋オ ／ 図 ！ オ ２ 図 （ＯＬ） Ｒオ ３図 讐− 第４ ロ オ 右 図 オＣ口 （ん）Ｒ′
の動作を示すタイミング図、第３図は本発明の受信回路
を用いた伝送路インタフェイス回路の１来抛例を示すブ
ロック図、第４図は第３図の受信回路に用いる識別回路
の構成例のブロック施例の動作を示すタイミング図であ
る。 図において、ｌ、７は送信回路、２．１２は敵側回路、
３．１７はスイッチ、４．８は伝送路。 ６はドライバ、９はトランス、１１は受信回路。 ５．１３はバッファ増幅器、１８はピーク値保持回路、
１９は比較器、２０はＡＮＤゲート、２４は整流回路を
示す。 ｒｃ’ｏｎ人ブｊｉ士内ｔ＋７７ 晋オ ／ 図 ！ オ ２ 図 （ＯＬ） Ｒオ ３図 讐− 第４ ロ オ 右 図 オＣ口 （ん）Ｒ′
Claims (1)
- 受信バースト信号全バッファ増幅器と、ピーク値保持部
を有してバッファ増幅器の出力全入力し前記受信バース
ト信号を受信するために設定され′ｆｃ第１の受信期間
のみ識別を行なう識別回路とから構成され、前記識別回
路が、前記第１の受信期間でのみあるいは前記第１の受
信期間よりも受信開始の位相がはやくかつ前記受信バー
スト信号のバースト長以上の長さを有する第２の受信期
間でのみ前記バッファ増幅器の出力を前記ピーク値保持
部に供給するスイッチ回路を有することを特徴とする双
方向時間分割ディジタル伝送の受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16901882A JPS5958934A (ja) | 1982-09-28 | 1982-09-28 | 双方向時間分割ディジタル伝送の受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16901882A JPS5958934A (ja) | 1982-09-28 | 1982-09-28 | 双方向時間分割ディジタル伝送の受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958934A true JPS5958934A (ja) | 1984-04-04 |
| JPH057904B2 JPH057904B2 (ja) | 1993-01-29 |
Family
ID=15878801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16901882A Granted JPS5958934A (ja) | 1982-09-28 | 1982-09-28 | 双方向時間分割ディジタル伝送の受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956169A (en) * | 1995-07-06 | 1999-09-21 | Fujitsu Limited | Bidirectional optical burst transmission |
-
1982
- 1982-09-28 JP JP16901882A patent/JPS5958934A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956169A (en) * | 1995-07-06 | 1999-09-21 | Fujitsu Limited | Bidirectional optical burst transmission |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH057904B2 (ja) | 1993-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4604740A (en) | Digital transceiver for full-duplex transmission of binary signals over a common line | |
| JPS5958933A (ja) | 双方向バ−スト形デイジタル伝送の受信回路 | |
| US4059730A (en) | Apparatus for mitigating signal distortion and noise signal contrast in a communications system | |
| JPS5958934A (ja) | 双方向時間分割ディジタル伝送の受信回路 | |
| JPS5949035A (ja) | 時間分割双方向デイジタル伝送の受信回路 | |
| JPS5949034A (ja) | バ−スト形双方向デイジタル伝送の受信回路 | |
| JPS59123333A (ja) | デ−タ転送速度変換方式 | |
| KR940002625Y1 (ko) | 모뎀통신시 통신에러율 감소회로 | |
| JPS58142692A (ja) | Ｓｅｃａｍ方式色信号の再生回路 | |
| JPS61101142A (ja) | デ−タ保護回路 | |
| SU696624A1 (ru) | Устройство дл контрол качества передачи телеграмм | |
| JP3296639B2 (ja) | 通信切替システム装置 | |
| JPS57123750A (en) | Signal transmitting and receiving device | |
| JPS61257029A (ja) | 半二重通信用通信機 | |
| JPS59167732A (ja) | 入出力装置制御方式 | |
| JPS56145422A (en) | Terminal device | |
| JPH05175990A (ja) | 第２チャネルデータ伝送装置 | |
| GB1186643A (en) | Improvements in or relating to Dial-Operated Data Exchange Systems | |
| JPH0217764A (ja) | ファクシミリ伝送制御方式 | |
| JPS5819049A (ja) | Ｄｓｉ方式の締め出し率測定装置 | |
| JPS5839145A (ja) | ビツト並列通信制御装置 | |
| JPS63283247A (ja) | 画像伝送処理システム | |
| JPH0615360U (ja) | パケット先頭部強調回路 | |
| JPS5854764A (ja) | インタフエ−ス回路 | |
| JPS5760755A (en) | Polling and selecting system |