JPS5949034A - バ−スト形双方向デイジタル伝送の受信回路 - Google Patents
バ−スト形双方向デイジタル伝送の受信回路Info
- Publication number
- JPS5949034A JPS5949034A JP16005682A JP16005682A JPS5949034A JP S5949034 A JPS5949034 A JP S5949034A JP 16005682 A JP16005682 A JP 16005682A JP 16005682 A JP16005682 A JP 16005682A JP S5949034 A JPS5949034 A JP S5949034A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- buffer amplifier
- switch
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Bidirectional Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
４？発明はバースト千双方向ディジタル伝送の受信回路
に関する。
に関する。
通信システムのディジタル化は拡大の方向にあシ、加入
者線のディジタル化に関しても研究開発７２６６７号記
載のバースト形双方向ディジタル伝送方式がある。かか
る伝送方式における伝送路インタフェイス回路の概略を
第１図に、その動作タイミングを第２図に示す。第１図
の伝送路インタフェイス回路は、送信回路１．受信回路
２及びスイッチ３とから構成さ些、送信回路ｌにおいて
ブロック化された送信バースト信号Ｓは、第２図（ａｌ
に示す送信期間、スイッチ３が送信回路１側にオンする
ことより伝送路４に送出され、第２図（ｃ）に示す受信
期間スイッチ３が峻信回路２１１１ｔｌにオンすること
によシ伝送路４からの受信バースト信号孔は受信回路２
に供給される。この時の伝送路４上の信号を第２図（ｂ
）に示す。受信回路２には第２図（ｄ）Ｋ示すように受
信バースト信号比の他にスイッチ３が受信回路２側にオ
／したことによるスイッチ雑ｆ（斜線で示す）が供給さ
れる。伝送路４の距離が長いとこのスイッチ雑音のレベ
ルは受信バースト信号１（、のレベルと同根ｊＪｔとな
り、誤受信の原因となる。従って、スイッチ雑音の小さ
い陥価なスイッチを必要とし１通信装置の経済性の点で
問題点となる。
者線のディジタル化に関しても研究開発７２６６７号記
載のバースト形双方向ディジタル伝送方式がある。かか
る伝送方式における伝送路インタフェイス回路の概略を
第１図に、その動作タイミングを第２図に示す。第１図
の伝送路インタフェイス回路は、送信回路１．受信回路
２及びスイッチ３とから構成さ些、送信回路ｌにおいて
ブロック化された送信バースト信号Ｓは、第２図（ａｌ
に示す送信期間、スイッチ３が送信回路１側にオンする
ことより伝送路４に送出され、第２図（ｃ）に示す受信
期間スイッチ３が峻信回路２１１１ｔｌにオンすること
によシ伝送路４からの受信バースト信号孔は受信回路２
に供給される。この時の伝送路４上の信号を第２図（ｂ
）に示す。受信回路２には第２図（ｄ）Ｋ示すように受
信バースト信号比の他にスイッチ３が受信回路２側にオ
／したことによるスイッチ雑ｆ（斜線で示す）が供給さ
れる。伝送路４の距離が長いとこのスイッチ雑音のレベ
ルは受信バースト信号１（、のレベルと同根ｊＪｔとな
り、誤受信の原因となる。従って、スイッチ雑音の小さ
い陥価なスイッチを必要とし１通信装置の経済性の点で
問題点となる。
本発明の目的は１個々のスイッチのスイッチ雑音が受信
信号レベルに比べ無視できぬほど大きくとも受信信号へ
の影響を小さくシ、より経爵的な通信装置を提供するこ
とにある。
信号レベルに比べ無視できぬほど大きくとも受信信号へ
の影響を小さくシ、より経爵的な通信装置を提供するこ
とにある。
本発明のバースト形双方向ディジタル伝送の受信回路は
、受信バースト信号全バッファするバッファ増幅器と、
前記）くソファ増幅器の入力段に設けられ前記受信信号
を受信するために設定された第１の受信期間のみ前記受
信ノく−スト信号を前記バッファ増幅器に供給する第１
のスイッチ回路と。
、受信バースト信号全バッファするバッファ増幅器と、
前記）くソファ増幅器の入力段に設けられ前記受信信号
を受信するために設定された第１の受信期間のみ前記受
信ノく−スト信号を前記バッファ増幅器に供給する第１
のスイッチ回路と。
前記バッファ増幅器の出力を入力し識別を行なう識別回
路と、前記第１の受信Ｍ ？＃４１よりも受信開始位相
が遅くかつ前記受信Ｉく一スト信号のノ（−スト長以上
の長さｔゼする第２の受信期間のみ前記）（ソファ増幅
１８沙の出力ｒ前ＭＣｔｉ＋’ｉｔ別回路に供給する第
２のスイッチ回路とから構成される０ 次に図−を参照しながら不発明の詳細な説明する。第３
図に本発明による受信回路２側する伝送路インクフェイ
ス回路の１実施例を示す。
路と、前記第１の受信Ｍ ？＃４１よりも受信開始位相
が遅くかつ前記受信Ｉく一スト信号のノ（−スト長以上
の長さｔゼする第２の受信期間のみ前記）（ソファ増幅
１８沙の出力ｒ前ＭＣｔｉ＋’ｉｔ別回路に供給する第
２のスイッチ回路とから構成される０ 次に図−を参照しながら不発明の詳細な説明する。第３
図に本発明による受信回路２側する伝送路インクフェイ
ス回路の１実施例を示す。
本実施例の動作を第４因のタイミング図な用いて説明す
る。送信回路５においてブロック化された送信バースト
信号Ｓはドライバ６に供給され、ドライバ６は第４図（
ａ）に示す制御信号９のノ・イレベルの送信＃１間にお
いて送信バースト信号８全トランス７を介し伝送路８に
送出する。一方、伝送路８からの受領バースト１６カル
はトジンス７を介し受信回路ｌＯに供給される。受信回
路１０では。
る。送信回路５においてブロック化された送信バースト
信号Ｓはドライバ６に供給され、ドライバ６は第４図（
ａ）に示す制御信号９のノ・イレベルの送信＃１間にお
いて送信バースト信号８全トランス７を介し伝送路８に
送出する。一方、伝送路８からの受領バースト１６カル
はトジンス７を介し受信回路ｌＯに供給される。受信回
路１０では。
第４図（ｃｌに示す制御信号１６の）＼イレベルの受信
期間において導通するスイッチ１ｌｔ−介しパッ゛ファ
増幅器１３に受信バースト信号孔が入力される。
期間において導通するスイッチ１ｌｔ−介しパッ゛ファ
増幅器１３に受信バースト信号孔が入力される。
伝送路８上の信号を第４図（ｂ）に示す。バッファ増幅
器１３は第４図（ｄ）に示すように受信バースト信号比
全増幅するが同時に斜線で示すスイッチ雑音も増幅する
。このバッファ増幅器１３の出力はスイッチ１２に供給
される。スイッチ１２は第４図（ｅ）に示す制御信号１
５のハイレベルの受信期間のみ導通しバッファ増幅器１
３の出力は識別回路１４に供給される。制御信号１５の
与える受信期間の受信開始の位相は制御信号１６の受信
開始の位相より後方にシフトしているので第４図（ｆ）
に示すようにバッファ増幅器１３において増幅されたス
イ、チ雑音のうち識別回路１４に供給される量は極めて
小さくなる。なお、受信回路１０は、第５図に示すよう
にロウレベルで導通するスイッチ！２１を識別回路１４
０入力と地気との間に設け、制御信号１５の与える受信
期間においてのみバッファ増幅器１３の出力を識別回路
１４に供給しそれ以外の期間においては識別回路１４の
入力全地気に短絡する構成にしてもよい。
器１３は第４図（ｄ）に示すように受信バースト信号比
全増幅するが同時に斜線で示すスイッチ雑音も増幅する
。このバッファ増幅器１３の出力はスイッチ１２に供給
される。スイッチ１２は第４図（ｅ）に示す制御信号１
５のハイレベルの受信期間のみ導通しバッファ増幅器１
３の出力は識別回路１４に供給される。制御信号１５の
与える受信期間の受信開始の位相は制御信号１６の受信
開始の位相より後方にシフトしているので第４図（ｆ）
に示すようにバッファ増幅器１３において増幅されたス
イ、チ雑音のうち識別回路１４に供給される量は極めて
小さくなる。なお、受信回路１０は、第５図に示すよう
にロウレベルで導通するスイッチ！２１を識別回路１４
０入力と地気との間に設け、制御信号１５の与える受信
期間においてのみバッファ増幅器１３の出力を識別回路
１４に供給しそれ以外の期間においては識別回路１４の
入力全地気に短絡する構成にしてもよい。
第６図に本発明の別の実施例を示す。第６図の受信口路
の動作を第７図のタイミング図を用いて説明する。第７
図（ａ）及び（ｂ）は第４図（ｅ）及び（ｆｌと同一で
ありそれぞれ制御信号１５及び識別回路１４の入力信号
を示す。識別回路１４を、制御信号１５より受信開始の
位相が遅い第７図（ｃｌに示す制御信号１７のハイレベ
ルの受信期間でのみ動作状態にすれば、第７図（ｂ）に
斜線で示すスイッチ雑音に対しては識別を行なわないの
で、スイッチ雑音の影響金更に低減することができる。
の動作を第７図のタイミング図を用いて説明する。第７
図（ａ）及び（ｂ）は第４図（ｅ）及び（ｆｌと同一で
ありそれぞれ制御信号１５及び識別回路１４の入力信号
を示す。識別回路１４を、制御信号１５より受信開始の
位相が遅い第７図（ｃｌに示す制御信号１７のハイレベ
ルの受信期間でのみ動作状態にすれば、第７図（ｂ）に
斜線で示すスイッチ雑音に対しては識別を行なわないの
で、スイッチ雑音の影響金更に低減することができる。
従って、識別回路１４は第７図（ｄ）に示すように受信
バースト信号Ｒを識別したディジタル信号比１のみを出
力する。
バースト信号Ｒを識別したディジタル信号比１のみを出
力する。
第８図に第６図で用いられる識別回路１４の１構成例を
示す。第８図の識別回路１４はピーク値を保持すると共
に識別のためのしきい値を出力するピーク値保持回路２
１．得られたしきい値を負入力に、受信バースト信号を
正入力にそれぞれ入力しディジタル値を出力する比較器
２２及び制御信号１７のハイレベルの期間のみ比較器２
２の出力を識別結果として出力するＡＮＤゲート２３
とから構成されている。なお、受信バースト信号が複流
符号の場合は、破線で示す全波整流回路２４を入力段に
設ける。
示す。第８図の識別回路１４はピーク値を保持すると共
に識別のためのしきい値を出力するピーク値保持回路２
１．得られたしきい値を負入力に、受信バースト信号を
正入力にそれぞれ入力しディジタル値を出力する比較器
２２及び制御信号１７のハイレベルの期間のみ比較器２
２の出力を識別結果として出力するＡＮＤゲート２３
とから構成されている。なお、受信バースト信号が複流
符号の場合は、破線で示す全波整流回路２４を入力段に
設ける。
このように本発明によれば個々のスイッチにおける雑音
が無視できぬほど大きくとも識別結果への影響全極めて
小さくすることができ１通信品質が良くかつ経済的なバ
ースト形双方向ディジタル伝送の受信回路を提供するこ
とができる。
が無視できぬほど大きくとも識別結果への影響全極めて
小さくすることができ１通信品質が良くかつ経済的なバ
ースト形双方向ディジタル伝送の受信回路を提供するこ
とができる。
フェイス回路の動作を示すタイミング図、纂３図３図の
伝送路インタフェイス回路の動作を示すタイミング図、
第５図は受信回路の別の構成例を水回路の動作を示すタ
イミング図、第８図は第６図の識別回路の構成例を示す
ブロック図である。 図において、 ｌ、５は送信回路、 ２．１０は受信
回路、 ３．１１．１２．１２’はスイッチ。 ４．８は伝送路、 ６はドライバ、 ７はトランス、１
３はバッファ増Ｉｈ器、 １４は識別回路。 ２１はピーク値保持回路、２２は比較器、２３はＡＮＤ
ゲート、２４は整流回路を示す。 オ ｌ 口 才 ２ 問 （ｄ） Ｒ
２３口 牙４ 口 （−ｆ） Ｒオ、！
；図 ／Δ オ Ｃ図 看 ？困 （ｄ） 、・オ ８
図
伝送路インタフェイス回路の動作を示すタイミング図、
第５図は受信回路の別の構成例を水回路の動作を示すタ
イミング図、第８図は第６図の識別回路の構成例を示す
ブロック図である。 図において、 ｌ、５は送信回路、 ２．１０は受信
回路、 ３．１１．１２．１２’はスイッチ。 ４．８は伝送路、 ６はドライバ、 ７はトランス、１
３はバッファ増Ｉｈ器、 １４は識別回路。 ２１はピーク値保持回路、２２は比較器、２３はＡＮＤ
ゲート、２４は整流回路を示す。 オ ｌ 口 才 ２ 問 （ｄ） Ｒ
２３口 牙４ 口 （−ｆ） Ｒオ、！
；図 ／Δ オ Ｃ図 看 ？困 （ｄ） 、・オ ８
図
Claims (1)
- 【特許請求の範囲】 １、受信バースト信号上バッファするバッファ増幅器と
、前記バッファ増幅器の人力段に設けられ前記受信バー
スト信号音受信するために設定された第１の受信期間の
み前記受信バースト信号を前記バッファ増幅器に供給す
る第１のスイッチ回路と、前記バッファ増幅器の出力を
入力し識別を行なう識別回路と、前記第１の受傷期間よ
りも受信開始の位相が遅くかつ前記受信バースト信号の
バースト長以上の長さを有する第２の受信期間のみ前記
バッファ増幅器の出力を前記識別回路に供給する第２の
スイッチ回路°とから構成されることを特徴とするバー
スト形双方向ディジタル伝送の受信回路。 ２ｏ 前記識別回路が、前記第２の受信期間よりも受
信開始の位相が遅くかつ前記受信バースト信号のバース
ト長以上の長さ！有する第３の受信期間においてのみ動
作状態となることを特徴とする特許噴水の範囲第１項記
載のバースト形双、方向ディジタル集送や受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16005682A JPS5949034A (ja) | 1982-09-14 | 1982-09-14 | バ−スト形双方向デイジタル伝送の受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16005682A JPS5949034A (ja) | 1982-09-14 | 1982-09-14 | バ−スト形双方向デイジタル伝送の受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5949034A true JPS5949034A (ja) | 1984-03-21 |
Family
ID=15706947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16005682A Pending JPS5949034A (ja) | 1982-09-14 | 1982-09-14 | バ−スト形双方向デイジタル伝送の受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949034A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672510A (en) * | 1979-11-20 | 1981-06-16 | Toshiba Corp | Muting circuit |
| JPS56158546A (en) * | 1980-05-09 | 1981-12-07 | Nec Corp | Transmission and reception controlling circuit |
-
1982
- 1982-09-14 JP JP16005682A patent/JPS5949034A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672510A (en) * | 1979-11-20 | 1981-06-16 | Toshiba Corp | Muting circuit |
| JPS56158546A (en) * | 1980-05-09 | 1981-12-07 | Nec Corp | Transmission and reception controlling circuit |
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