JPS5956761U - 半導体スイツチ - Google Patents

半導体スイツチ

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Publication number
JPS5956761U
JPS5956761U JP15258382U JP15258382U JPS5956761U JP S5956761 U JPS5956761 U JP S5956761U JP 15258382 U JP15258382 U JP 15258382U JP 15258382 U JP15258382 U JP 15258382U JP S5956761 U JPS5956761 U JP S5956761U
Authority
JP
Japan
Prior art keywords
fet
semiconductor switch
electrode
drain electrode
source
Prior art date
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Pending
Application number
JP15258382U
Other languages
English (en)
Inventor
輝雄 古屋
晋啓 折目
Original Assignee
三菱電機株式会社
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Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP15258382U priority Critical patent/JPS5956761U/ja
Publication of JPS5956761U publication Critical patent/JPS5956761U/ja
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  • Junction Field-Effect Transistors (AREA)
  • Waveguide Switches, Polarizers, And Phase Shifters (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の半導体スイッチの構成を示す斜視図、第
・２図は一般的なＦＥＴの説明に用いる′ＦＥＴの静特
性を示す図、第３図はこの考案の一実施例による半導体
スイッチの構成を示す斜視図である。 図中、１は半導体基板、２は地導体、３ａ及び３ｂは第
１及び第２の線路、４はＦＥＴ、５はドレイン電極、６
ａ、　　６ｂは第１及び第２のソース電極、７ａ、　　
７ｂは第１及び第２のゲート電極、８はバイアス回路で
ある。なお、図中同一あるいは相当部分には同−符漫を
付して示しである。

Claims (1)

    【実用新案登録請求の範囲】
  1. 半導体基板に構成したＦＥＴと、上記半導体基板に構成
    したマイクロストリップ線路とを接続して成る半導体ス
    イッチにおいて、上記マイクロストリップ線路から成る
    第１及び第２の線路の先端が互いに対向する様に配置し
    、かつ上記第１及び第２の線路の先端に上記ＦＥＴの第
    １及び第２の、　　ソース電極をそれぞれ接続し、上記
    第１疎び第２のソース電極間に共通に設けられたドレイ
    ン電極を配置し、上記ＦＥＴの第１のソース電極とドレ
    ゛　　　　イン電極間及び同じく第２のソース電極とド
    レイン電極間をインターディジタル構成とすると共に、
    上記インターディジタル構成内に上記ＦＥＴのゲート電
    極を上記同様に折り曲げて配置し、さらに上記ＦＥＴの
    ゲート電極にバイアス電圧を印加する手段を具備した事
    を特徴とする半導体スイッチ。
JP15258382U 1982-10-07 1982-10-07 半導体スイツチ Pending JPS5956761U (ja)

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JP15258382U JPS5956761U (ja) 1982-10-07 1982-10-07 半導体スイツチ

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JP15258382U JPS5956761U (ja) 1982-10-07 1982-10-07 半導体スイツチ

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JPS5956761U true JPS5956761U (ja) 1984-04-13

Family

ID=30337813

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