JPS5953957A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
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- JPS5953957A JPS5953957A JP57164760A JP16476082A JPS5953957A JP S5953957 A JPS5953957 A JP S5953957A JP 57164760 A JP57164760 A JP 57164760A JP 16476082 A JP16476082 A JP 16476082A JP S5953957 A JPS5953957 A JP S5953957A
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- memory
- read
- circuit
- arithmetic processing
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリアクセス回（ｆ、ｖこ門し、特に２ ＋
ｌｉ’、１のメモリの各々をマイクロコンビ；Ｌ−夕等
の二つの演算装置で文旦にアクセスでさるようにしたア
クセス回路を提案するものである。
ｌｉ’、１のメモリの各々をマイクロコンビ；Ｌ−夕等
の二つの演算装置で文旦にアクセスでさるようにしたア
クセス回路を提案するものである。
近年の高速ファクシミリ装置ｋに於いては、原稿から得
た画情報の狩り化等を含む伝送処理及び受信した画情報
の復り化等を含む記録処理の高速化を画る九めに、２ラ
イン分の画情報の処理を並行して行なうようにしている
。この之め、ファクシミリ装置内にはスル常２個のライ
ンメモリを備えておシ、例λば送信１寺に関して旨、え
は、そのメモリの一方に原稿から読取った成るラインの
画情報を格納して１ｊき、他方のメモリから既に格納さ
れた１ライン前の画情報を読出して符号化処理するよう
にしている訳である。
た画情報の狩り化等を含む伝送処理及び受信した画情報
の復り化等を含む記録処理の高速化を画る九めに、２ラ
イン分の画情報の処理を並行して行なうようにしている
。この之め、ファクシミリ装置内にはスル常２個のライ
ンメモリを備えておシ、例λば送信１寺に関して旨、え
は、そのメモリの一方に原稿から読取った成るラインの
画情報を格納して１ｊき、他方のメモリから既に格納さ
れた１ライン前の画情報を読出して符号化処理するよう
にしている訳である。
此種ファクシミリ装置Ｖ？ｃ於いて、２個のラインメモ
リの内込み一読出しは、従来は第１は１に不すヨウニ、
モデム（１）、バッファメモリ（２）、符υ・復り蟲理
回路ｆ３Ｊからなる送受細部（Ａ）と、原稿読取シ兼２
値化回路（４へ記録回路（５）、読取り・記録制御回路
（６）からなる読取り・記録部（Ｂ）の間。に設けたメ
モリ部（ｑ内の２個のラインメモリ（７ａ）（７ｂ〕１
こ対し℃、アドレスカウンタ（８ａ）（８ｂ）を夫々配
置すると共に、送信時と受信時とで切換わる２個のセレ
クタ１川路（９ａ）（９ｂ）及び１ラインの画情報毎に
切換わる４個のセレクタ回路（ｉｏａ）〜（ｉｏｃｔ）
を設けて次のようにしていた。即ち、送信時は読取シ兼
２繭化回路＋４Ｊからシリアルに４出され九画信号なセ
レクタ回路（９ａ）（Ｉ Ｄａ）をａＬ、１：／モ！＋
（７ａ）（７ｂ）ノ一方に直接格納して行くと共に、
上記メモリ（７ａＪ（７ｂ）の他方からシリアルに続出
された画伯りをセレクタ回１ｉ’５（１０ｂ）（９ｂ）
を通して狩り・復ち処理回路（３）に取り込み圧縮符号
化したのちパンツアメモリ（２）に転送して行き、この
動作が１ライン分の画信号について終ｒすると上記セレ
クタ回路（ｉｏａ）〜（ＩＱｄ）を切換えることにまり
告込み側のメモリと読出し側のメモリを入れ代２るよう
にしているのである。その際、アドレスカウンタ（８ａ
）（８ｂ）のうチｉ→込み側のものに読取り・記録制御
回路ｆ６Ｊからの書込みクロックが与えられ、読出し側
のものに前記符り１復号処理回路（，３）からの読出し
クロックが与えられるようＶＣなっている。また、文４
；’ｊ時も上述と同様であシ、モデムｉｌｌで受信復調
されわけ・復り処理回路（３）で復号して得た各１ライ
ン分の画伯りが前記メモ９Ｃ７ａ）（７ｂ）に榮互Ｖｃ
占き込まれ、このメモリの他方から読出された谷１ライ
ン分のｉａ信ちが記録回路＋５１（Ｃ導かれて記録され
る訳である。
リの内込み一読出しは、従来は第１は１に不すヨウニ、
モデム（１）、バッファメモリ（２）、符υ・復り蟲理
回路ｆ３Ｊからなる送受細部（Ａ）と、原稿読取シ兼２
値化回路（４へ記録回路（５）、読取り・記録制御回路
（６）からなる読取り・記録部（Ｂ）の間。に設けたメ
モリ部（ｑ内の２個のラインメモリ（７ａ）（７ｂ〕１
こ対し℃、アドレスカウンタ（８ａ）（８ｂ）を夫々配
置すると共に、送信時と受信時とで切換わる２個のセレ
クタ１川路（９ａ）（９ｂ）及び１ラインの画情報毎に
切換わる４個のセレクタ回路（ｉｏａ）〜（ｉｏｃｔ）
を設けて次のようにしていた。即ち、送信時は読取シ兼
２繭化回路＋４Ｊからシリアルに４出され九画信号なセ
レクタ回路（９ａ）（Ｉ Ｄａ）をａＬ、１：／モ！＋
（７ａ）（７ｂ）ノ一方に直接格納して行くと共に、
上記メモリ（７ａＪ（７ｂ）の他方からシリアルに続出
された画伯りをセレクタ回１ｉ’５（１０ｂ）（９ｂ）
を通して狩り・復ち処理回路（３）に取り込み圧縮符号
化したのちパンツアメモリ（２）に転送して行き、この
動作が１ライン分の画信号について終ｒすると上記セレ
クタ回路（ｉｏａ）〜（ＩＱｄ）を切換えることにまり
告込み側のメモリと読出し側のメモリを入れ代２るよう
にしているのである。その際、アドレスカウンタ（８ａ
）（８ｂ）のうチｉ→込み側のものに読取り・記録制御
回路ｆ６Ｊからの書込みクロックが与えられ、読出し側
のものに前記符り１復号処理回路（，３）からの読出し
クロックが与えられるようＶＣなっている。また、文４
；’ｊ時も上述と同様であシ、モデムｉｌｌで受信復調
されわけ・復り処理回路（３）で復号して得た各１ライ
ン分の画伯りが前記メモ９Ｃ７ａ）（７ｂ）に榮互Ｖｃ
占き込まれ、このメモリの他方から読出された谷１ライ
ン分のｉａ信ちが記録回路＋５１（Ｃ導かれて記録され
る訳である。
祈る第１図の装置では、フィンメモ！Ｊ（７ａ）（７ｂ
）の一方の潜込み時にその他方の読出しが同時に行なわ
れるｔめ高速処理に適しているが、その反面、アドレス
カウンタ（８ａ、ｌ （８ｂ）’！ｆ符り・復り処理回
路（３）や読取シ・記録制御回路（６）と独立してディ
スクリートな回路で構成する必瞥があり、また、セレク
タ回路（９ａＪ （９ｂ）とセレクタ回Ｗｒ （１０ａ
） 〜（１０ｄ ） ノ切懐工も複雑であるので、シ
ステム構成が複イ１［となっテ安価に実現できないと云
う欠点がある。このため。
）の一方の潜込み時にその他方の読出しが同時に行なわ
れるｔめ高速処理に適しているが、その反面、アドレス
カウンタ（８ａ、ｌ （８ｂ）’！ｆ符り・復り処理回
路（３）や読取シ・記録制御回路（６）と独立してディ
スクリートな回路で構成する必瞥があり、また、セレク
タ回路（９ａＪ （９ｂ）とセレクタ回Ｗｒ （１０ａ
） 〜（１０ｄ ） ノ切懐工も複雑であるので、シ
ステム構成が複イ１［となっテ安価に実現できないと云
う欠点がある。このため。
これに代るものとしてマイクロコンピュータによってラ
インメモリ？アクセスする方法が背えられるが、従来の
此種の方式は、１個のマイクロコンピュータで因込みと
１疵出しｆ！：ｆｆ１ｉＵ Ｈするようにしているため
、１１込みと読出しを高速で同時Ｖこ行なうことができ
ず、それゆえ前述のファクシミリ装置のよう庁高速処理
ＶＣ適していないと云う欠点があった。
インメモリ？アクセスする方法が背えられるが、従来の
此種の方式は、１個のマイクロコンピュータで因込みと
１疵出しｆ！：ｆｆ１ｉＵ Ｈするようにしているため
、１１込みと読出しを高速で同時Ｖこ行なうことができ
ず、それゆえ前述のファクシミリ装置のよう庁高速処理
ＶＣ適していないと云う欠点があった。
そこで、本発明は上記各欠点を解消した新規；ｔメモリ
アクセス回路を提案するものであり、以下、七の一実施
例の詳細を第２図〜第５図を参照して説１月する。
アクセス回路を提案するものであり、以下、七の一実施
例の詳細を第２図〜第５図を参照して説１月する。
第２図は不発Ｅ！Ｉ−１のメモリアクセス回路を前述の
如きファクシミリ装置に採用した場合の実施例を示して
おり、同図の装置は大別して送受細部（８と４・２Ｅ取
り・記録部（Ｂ）とメモリ部（ｑがら構成されているＯ ＠１１己送受信部（Ａ）は第１図と同様のモデム圓及び
バッフ７メモ！１１１２１と第１のマイクロコンピュー
タ（以下、ＭＰ、Ｕと略記する）ＩＪ３１から々シ、七
のうち第１ＭＰＵＱ：３は８ビット並列処理のプロセッ
サ、プログラムＲＯＭ、 工１０ボート嚇を含むもので
画情報のランレングスＩ′ｌｆＥ、細符り化・復号化と
後述するメモリのアクセスを行々うためのものでｉＦる
〇その際、上記符号化・復り化は前記プＵグラムＲＯＭ
内に予めプログラムされｆｃ和・す・復号テーブルに基
すいて行々われるが、祈る点は既に公知であって本発明
の敗旨に直接関係し々いので、その詳細な説明は省略す
る。
如きファクシミリ装置に採用した場合の実施例を示して
おり、同図の装置は大別して送受細部（８と４・２Ｅ取
り・記録部（Ｂ）とメモリ部（ｑがら構成されているＯ ＠１１己送受信部（Ａ）は第１図と同様のモデム圓及び
バッフ７メモ！１１１２１と第１のマイクロコンピュー
タ（以下、ＭＰ、Ｕと略記する）ＩＪ３１から々シ、七
のうち第１ＭＰＵＱ：３は８ビット並列処理のプロセッ
サ、プログラムＲＯＭ、 工１０ボート嚇を含むもので
画情報のランレングスＩ′ｌｆＥ、細符り化・復号化と
後述するメモリのアクセスを行々うためのものでｉＦる
〇その際、上記符号化・復り化は前記プＵグラムＲＯＭ
内に予めプログラムされｆｃ和・す・復号テーブルに基
すいて行々われるが、祈る点は既に公知であって本発明
の敗旨に直接関係し々いので、その詳細な説明は省略す
る。
一方、前記読取り・記録部（Ｂ）は第１図のものと同様
の原稿読取兼２値化１！、１．１路（１４１及び記録回
路０５）、８ビツトのＳ／Ｐ（シリアル・パラレル）５
１ＤＭ回１９１１６１、同じく８ビツトのｐ、’ｓ（パ
ラレル・シリアルフ変換回路（１７）、鼾２ＭＰＵｔ１
８１．パルス弁生回路ｉｌ！ｌかうなり、そのうち第２
ＭＰＵ賭は前述の第ｌＭＰＵと同様の８ビツトマイクロ
コンピユータでありて上記Ｓ／Ｐ変換回ｉ％ １ｌｆｉ
ｌ及びｐ、’ｓｙ換回Ｗｒ住力を介して行なわれるデー
タ（２１面面画−）の人出力及び後述するメモリのアク
セスを行なうものである。
の原稿読取兼２値化１！、１．１路（１４１及び記録回
路０５）、８ビツトのＳ／Ｐ（シリアル・パラレル）５
１ＤＭ回１９１１６１、同じく８ビツトのｐ、’ｓ（パ
ラレル・シリアルフ変換回路（１７）、鼾２ＭＰＵｔ１
８１．パルス弁生回路ｉｌ！ｌかうなり、そのうち第２
ＭＰＵ賭は前述の第ｌＭＰＵと同様の８ビツトマイクロ
コンピユータでありて上記Ｓ／Ｐ変換回ｉ％ １ｌｆｉ
ｌ及びｐ、’ｓｙ換回Ｗｒ住力を介して行なわれるデー
タ（２１面面画−）の人出力及び後述するメモリのアク
セスを行なうものである。
また、ｉ；Ｊｇ己ノモ９部（ｑはラインメモリとしての
第１ ％ ２ ＲＡ Ｍｌｌ！Ｊｌｔ２Ｌ 第１第２セ
レクタ群囚ｔｚ；１、後述する切換値Ｍ （ｅ）の反転
用のインバータｃ！４）から構成されている。そして、
第ｉＥ（ＡＭｔ２０１と第１第２ Ｍ Ｐ Ｕ１１３１
（喝の各データバス（ＤＢｌ）（ＤＢ２）の間ＩＣは第
１セレクタ群口内の第１パスセレクタ（２２ａ）が接続
され、且つ、この第１ＲＡＭ（２０）と先の第１第２Ｍ
Ｐ Ｕ （１３（ｌａの各７ドレス・コントロールバ
ス（ＡＢｌ）（ＡＢ２ ）の間には第１セレクタ群内の
第２パスセレクタ（２２ｂ）が接続されている。また、
同様に第２ＲＡＪ２１）と上記各データバス（ＤＢｌ
）（ＤＢ２）との間には第２セレクタ群ＣＪＢＪ内の第
６バスセレクタ（２５ａ）が接続され、且つ、この第２
ＲＡＭ（２ｊと上記各アドレス・コントロールパス（Ａ
Ｂｌ）（ＡＢｚ）の間には第２セレクタ群内の第４バス
セレクタ（２６ｂ）が接続されている。そして、第ｌＭ
ＰＵ０３１から制御ライン（ＣＬ）に出力される切換信
号（ｅ）及びそのインバータ（２）による反転出力によ
って前記第１第２セレクタ群（２渇０３１内の前記各セ
レクタが互いに反対１１１１Ｖｃ切換わるように夫々制
御される６しかも、上記切換信号（ｅ）は第１ＭＰＵ（
＋３１が１ライン分の画信号データ（例えば８４判の１
皐稿で２５６バイト）の導入又は導出を完ｒする毎に反
転するようになっている。
第１ ％ ２ ＲＡ Ｍｌｌ！Ｊｌｔ２Ｌ 第１第２セ
レクタ群囚ｔｚ；１、後述する切換値Ｍ （ｅ）の反転
用のインバータｃ！４）から構成されている。そして、
第ｉＥ（ＡＭｔ２０１と第１第２ Ｍ Ｐ Ｕ１１３１
（喝の各データバス（ＤＢｌ）（ＤＢ２）の間ＩＣは第
１セレクタ群口内の第１パスセレクタ（２２ａ）が接続
され、且つ、この第１ＲＡＭ（２０）と先の第１第２Ｍ
Ｐ Ｕ （１３（ｌａの各７ドレス・コントロールバ
ス（ＡＢｌ）（ＡＢ２ ）の間には第１セレクタ群内の
第２パスセレクタ（２２ｂ）が接続されている。また、
同様に第２ＲＡＪ２１）と上記各データバス（ＤＢｌ
）（ＤＢ２）との間には第２セレクタ群ＣＪＢＪ内の第
６バスセレクタ（２５ａ）が接続され、且つ、この第２
ＲＡＭ（２ｊと上記各アドレス・コントロールパス（Ａ
Ｂｌ）（ＡＢｚ）の間には第２セレクタ群内の第４バス
セレクタ（２６ｂ）が接続されている。そして、第ｌＭ
ＰＵ０３１から制御ライン（ＣＬ）に出力される切換信
号（ｅ）及びそのインバータ（２）による反転出力によ
って前記第１第２セレクタ群（２渇０３１内の前記各セ
レクタが互いに反対１１１１Ｖｃ切換わるように夫々制
御される６しかも、上記切換信号（ｅ）は第１ＭＰＵ（
＋３１が１ライン分の画信号データ（例えば８４判の１
皐稿で２５６バイト）の導入又は導出を完ｒする毎に反
転するようになっている。
なお、前記アドレス・コントロールパス（ＡＢｌ）（Ａ
Ｂ２）では８ビツトのアドレス信号と１ビツトのＷ／Ｒ
（［４込み・読出し）制ｍ１１信号がパラレルに送られ
、また、ｆｌ？］ａ己データバス（ｌＪＢ＋し ）（ＤＢ２）では当然８ピツドパるル型式の画伺りデー
タが送られるようになっている。
Ｂ２）では８ビツトのアドレス信号と１ビツトのＷ／Ｒ
（［４込み・読出し）制ｍ１１信号がパラレルに送られ
、また、ｆｌ？］ａ己データバス（ｌＪＢ＋し ）（ＤＢ２）では当然８ピツドパるル型式の画伺りデー
タが送られるようになっている。
第２因のファクシミリ装Ｎは概ね以上の如く構成され℃
おシ、次にその動作ＶＣついて説明する。
おシ、次にその動作ＶＣついて説明する。
先ず、送信時は読取シ兼２＠化回路（１４１からの成る
１ライン分の２１直画信号（以下、単にデータと云う）
はＳ／Ｐ変換回路住ｅで８ビツト毎にパラレル信号に変
換され、七のパラレル信号が第２ Ｍ ＰＵ［１８９Ｖ
Ｃ取り込まれたのちデータバス（ＤＢ２）に導出され、
また、第２ＭＰＵから書込み状態を示がアドレス・コン
トロールパス（ＡＢｌｃ出力される。そして、この時、
第ｌＭＰＵ０３１から制御ライン（ｃＬ、）ｖｃ出力さ
れる切換値り（８）がｆ／ ０“であれば、第６第４パ
スセレクタ（２５ａ）（２５ｂ）はそれぞれ上記各バス
（ＤＢ２）（ＡＢ２〕側に切換わりているので、先の第
２ＭＰＵ［１８１からの各８ビツトの並列データが上記
アドレス信号で指定される第２ＲＡＭｔ２Ｊ）の各番地
に順次格納されて行く。
１ライン分の２１直画信号（以下、単にデータと云う）
はＳ／Ｐ変換回路住ｅで８ビツト毎にパラレル信号に変
換され、七のパラレル信号が第２ Ｍ ＰＵ［１８９Ｖ
Ｃ取り込まれたのちデータバス（ＤＢ２）に導出され、
また、第２ＭＰＵから書込み状態を示がアドレス・コン
トロールパス（ＡＢｌｃ出力される。そして、この時、
第ｌＭＰＵ０３１から制御ライン（ｃＬ、）ｖｃ出力さ
れる切換値り（８）がｆ／ ０“であれば、第６第４パ
スセレクタ（２５ａ）（２５ｂ）はそれぞれ上記各バス
（ＤＢ２）（ＡＢ２〕側に切換わりているので、先の第
２ＭＰＵ［１８１からの各８ビツトの並列データが上記
アドレス信号で指定される第２ＲＡＭｔ２Ｊ）の各番地
に順次格納されて行く。
一力°、第ｌＭＰＵｌ１３１のアドレス・コントロール
パス（ＡＢｌ）ｔｌｃは続出し状態を示すＷ／Ｒ制御信
号（例えば１１“）及びアドレス信号が導出されて２シ
、また％前記切換信号（８）が“０“になっているため
、第１第２パスセレクタ（２２ａ）（２２ｂ）はそれぞ
れバス（ＤＢｌ）（ＡＢｌ）側に切換わっている。それ
ゆλ、上記アドレス信号で指定される第１ＲＡＭｔ２ｆ
ｊの各番地の８ビツトのデータが第１ＭＰＵ（＋３１Ｖ
Ｃ順次取り；Δまれる。そして、この第１ Ｍ Ｐ Ｕ
ｔ１３１でＭＨ符号等１ｃＦＥ縮符号化された画信号が
バッファメモリ睦に一旦格納されたのちモデムａυから
同線に送シ１１１されて行く。
パス（ＡＢｌ）ｔｌｃは続出し状態を示すＷ／Ｒ制御信
号（例えば１１“）及びアドレス信号が導出されて２シ
、また％前記切換信号（８）が“０“になっているため
、第１第２パスセレクタ（２２ａ）（２２ｂ）はそれぞ
れバス（ＤＢｌ）（ＡＢｌ）側に切換わっている。それ
ゆλ、上記アドレス信号で指定される第１ＲＡＭｔ２ｆ
ｊの各番地の８ビツトのデータが第１ＭＰＵ（＋３１Ｖ
Ｃ順次取り；Δまれる。そして、この第１ Ｍ Ｐ Ｕ
ｔ１３１でＭＨ符号等１ｃＦＥ縮符号化された画信号が
バッファメモリ睦に一旦格納されたのちモデムａυから
同線に送シ１１１されて行く。
このようにして１ライン分２５６バイト（２０４８ビツ
ト〕のデータの第２ＲＡＭ（２ＪＪへの格納及び第１Ｒ
ＡＭ（２（１からの読出しが完ｒすると、第１Ｍ Ｐ
Ｕ ＆０１からの切換信号（８）が１１“に反転する。
ト〕のデータの第２ＲＡＭ（２ＪＪへの格納及び第１Ｒ
ＡＭ（２（１からの読出しが完ｒすると、第１Ｍ Ｐ
Ｕ ＆０１からの切換信号（８）が１１“に反転する。
こｈ＜よシ第１第２バスセレクタ（２２ｔａ）（２２ｂ
）はそれぞれバス（ＤＢ２）（ＡＢ２）側に切換わシ、
第６第４バスセレクダ回ＩＡ’Ｓ （２３ａ ）（２３
ｂ）はそれぞれバス（ＤＢｌ）（ＡＢｌ）側に切換わる
。また、第２ＭＰＵ１１８１は上記切換信号（ｅ）の反
転を検知すると、パルス発生回路（１４１に指示を与え
て原稿送りパルス及び次ラインの読取シ開始パルスを発
生させる。従つ℃、これにより前述と１同様Ｖｃ８／Ｐ
変換回路［６）を介して痔人される次のラインのデータ
が、今度は、前述と同様に第１ＲＡＭ（ｊＵ＋に格納さ
れて行く。また、この時、第２ＲＡＪ！Ｉｔ内のデータ
が前述と同様に読出され符号化されて回線に送り出され
て行くことになる。
）はそれぞれバス（ＤＢ２）（ＡＢ２）側に切換わシ、
第６第４バスセレクダ回ＩＡ’Ｓ （２３ａ ）（２３
ｂ）はそれぞれバス（ＤＢｌ）（ＡＢｌ）側に切換わる
。また、第２ＭＰＵ１１８１は上記切換信号（ｅ）の反
転を検知すると、パルス発生回路（１４１に指示を与え
て原稿送りパルス及び次ラインの読取シ開始パルスを発
生させる。従つ℃、これにより前述と１同様Ｖｃ８／Ｐ
変換回路［６）を介して痔人される次のラインのデータ
が、今度は、前述と同様に第１ＲＡＭ（ｊＵ＋に格納さ
れて行く。また、この時、第２ＲＡＪ！Ｉｔ内のデータ
が前述と同様に読出され符号化されて回線に送り出され
て行くことになる。
以下、所る動作を繰り返して原稿１枚分のデータを終了
する訳である。
する訳である。
次に、受信時はモデム（１１ｊで受信複軸された符号化
データがバッフ７メモリ［１２１ＶＣ一旦格納されたの
ちシリアルＶＣ読出されて第ＩＭＰＵ（１３１で復号さ
れ、七の復り後のデータが８ビツト毎にパラレル変換さ
れてデータバス（ＤＢｌ）に導出される。また、この時
、第ｌＭＰＵＵ３１のバス（ＡＢｌ）ｖｃはアドレス信
号と共に書込み状態を示すＷ／Ｒ制御信号が出力され、
第２ＭＰＵ１８１からはアドレス信号と共に読出し状態
を示すＷ／Ｒ制御信号が出力されている。そして、前記
切換信号（ｅ）の１０“、′１“に応じて第１〜第４バ
スセレクタ（２２ａ）（２２ｂ〕及び（２６ａ）（２ｓ
ｂ）は前述の送信時と全く同様に切換わる。従って、上
記切換信号（ｅ）が０“の時は先の第ｌＭＰＵＵ３１か
らの各８ビツトのデータは第１ＲＡＭ（２０１Ｋ順次格
納されて行き、第２ ＲＡ Ｍ＋２１）内のデータが８
ビツトずつ読出がＰ／Ｓ変換回路（１７１でシリアル信
号に変換されて配縁回路（１５１ｖｃ送られる訳である
。そして％ １ライン分のデータの得込み及び読出しか
終了すると、送イ百時と全＜ １ｉ＝ｉＪ様に切換信号
０）の反転ＶＣよりＶ（・ラインの復づ、記録眼１作に
移る訳である。なか、七の際、上記切換伯す（ｅ）の反
転ｉＣより第２ Ｍ Ｐ Ｕｔ比からパルス発生回路Ｈ
に指４くが与えられると、この回路［１９］は記録紙送
りパルスと記録開始パルスを出力する。
データがバッフ７メモリ［１２１ＶＣ一旦格納されたの
ちシリアルＶＣ読出されて第ＩＭＰＵ（１３１で復号さ
れ、七の復り後のデータが８ビツト毎にパラレル変換さ
れてデータバス（ＤＢｌ）に導出される。また、この時
、第ｌＭＰＵＵ３１のバス（ＡＢｌ）ｖｃはアドレス信
号と共に書込み状態を示すＷ／Ｒ制御信号が出力され、
第２ＭＰＵ１８１からはアドレス信号と共に読出し状態
を示すＷ／Ｒ制御信号が出力されている。そして、前記
切換信号（ｅ）の１０“、′１“に応じて第１〜第４バ
スセレクタ（２２ａ）（２２ｂ〕及び（２６ａ）（２ｓ
ｂ）は前述の送信時と全く同様に切換わる。従って、上
記切換信号（ｅ）が０“の時は先の第ｌＭＰＵＵ３１か
らの各８ビツトのデータは第１ＲＡＭ（２０１Ｋ順次格
納されて行き、第２ ＲＡ Ｍ＋２１）内のデータが８
ビツトずつ読出がＰ／Ｓ変換回路（１７１でシリアル信
号に変換されて配縁回路（１５１ｖｃ送られる訳である
。そして％ １ライン分のデータの得込み及び読出しか
終了すると、送イ百時と全＜ １ｉ＝ｉＪ様に切換信号
０）の反転ＶＣよりＶ（・ラインの復づ、記録眼１作に
移る訳である。なか、七の際、上記切換伯す（ｅ）の反
転ｉＣより第２ Ｍ Ｐ Ｕｔ比からパルス発生回路Ｈ
に指４くが与えられると、この回路［１９］は記録紙送
りパルスと記録開始パルスを出力する。
第２図のファクシミリ装置の以上の動作は第６図及び第
４図のフローチャートから更に明白である。即ち、第６
図は第ｌＭＰＵ１３＋のプログラムフローチャートを示
し、同図（イ）は送信時（狩り化時〕であル、同図（り
は受信時（復υ化時〕である。
４図のフローチャートから更に明白である。即ち、第６
図は第ｌＭＰＵ１３＋のプログラムフローチャートを示
し、同図（イ）は送信時（狩り化時〕であル、同図（り
は受信時（復υ化時〕である。
また、第４図は第２ＭＰＵ任＆のプログラムフローチャ
ートを示し、同図（ｆ）は送信時（画：汀報読収り時）
であり、同図Ｐ）は受信時（記録時〕である。
ートを示し、同図（ｆ）は送信時（画：汀報読収り時）
であり、同図Ｐ）は受信時（記録時〕である。
コレらのフローチャートの内容は特に説明するまでもな
く、前述の説明から容易に理解できるであろう。
く、前述の説明から容易に理解できるであろう。
また、第５図は先の第１第２ ＲＡ Ｍ ＋２ｆ）ｌｕ
ｌｌのアクセスタイミングを示すタイムチャートである
。即ち、同図（イ）は第１ＭＰＵ（ｌｕｌｌによるアク
セス（送信時−読出し、党伯時：書込み）タイミングを
示し、同図（嗜は切換信号ＣＦ３）であシ、同図シ→は
第２ＭＰＵ賭によるアクセス（送信時：書込み、受信時
：続出し）タイミングを示す。なお、同図ｅ→の各アク
セス時間は各１ライン分の読取り及び記録が常に一定速
度で行なわれるため一定であるが、同図（イ）の各アク
セス時間は１ライン分の符号化及び復号化時間が画情報
の内容によって変化するため一定になっていない点に留
意すべきである。
ｌｌのアクセスタイミングを示すタイムチャートである
。即ち、同図（イ）は第１ＭＰＵ（ｌｕｌｌによるアク
セス（送信時−読出し、党伯時：書込み）タイミングを
示し、同図（嗜は切換信号ＣＦ３）であシ、同図シ→は
第２ＭＰＵ賭によるアクセス（送信時：書込み、受信時
：続出し）タイミングを示す。なお、同図ｅ→の各アク
セス時間は各１ライン分の読取り及び記録が常に一定速
度で行なわれるため一定であるが、同図（イ）の各アク
セス時間は１ライン分の符号化及び復号化時間が画情報
の内容によって変化するため一定になっていない点に留
意すべきである。
以上の如く本発明のメモリアクセス回ＷＪｖＣ依れば、
書込み及び読出しが夫々行なわれる２個のメモリに対し
て、マイクロコンピュータ等の演算処理装置を２個使用
すると共に、七の一方の演算処理装置から出力される切
換信号によって切換わるセレクタ回路群を設け、このセ
レクタ回路群によって前記各演算処理装置のデータバス
及びアドレス・コントロールパスに前記各メモリを夫々
選択的に接続してアクセスを行なうようにしたから、前
記メモリの一方な丹込み状態に且つ他方を読出し状態に
夫々同時にアクセスし、しかも、その各メモリの当込み
状態と読出し状態を文互に反転でき、従って、データの
高速処理が可能となる。また、前記各演算処理装置は、
２個のメモリのうち何れＶＣｆ？）込み、何れから読出
すかの判断は全く不要であり、しかも、互いに相手の動
作に関係なく任意にアクセスが可能であるため、七のプ
ログラムも非常に簡単に組むことができる。それ故、高
速の符号及び復号化想理を行々う高速ファクシミリ装置
等に実施して好適である。
書込み及び読出しが夫々行なわれる２個のメモリに対し
て、マイクロコンピュータ等の演算処理装置を２個使用
すると共に、七の一方の演算処理装置から出力される切
換信号によって切換わるセレクタ回路群を設け、このセ
レクタ回路群によって前記各演算処理装置のデータバス
及びアドレス・コントロールパスに前記各メモリを夫々
選択的に接続してアクセスを行なうようにしたから、前
記メモリの一方な丹込み状態に且つ他方を読出し状態に
夫々同時にアクセスし、しかも、その各メモリの当込み
状態と読出し状態を文互に反転でき、従って、データの
高速処理が可能となる。また、前記各演算処理装置は、
２個のメモリのうち何れＶＣｆ？）込み、何れから読出
すかの判断は全く不要であり、しかも、互いに相手の動
作に関係なく任意にアクセスが可能であるため、七のプ
ログラムも非常に簡単に組むことができる。それ故、高
速の符号及び復号化想理を行々う高速ファクシミリ装置
等に実施して好適である。
第１図は従来のメモリアクセスｌ！２回路を採中したフ
ァクシミリ装置の要部の構成を示すブロック図、第２１
図は本発明のメモリアクセス回路を採用したファクシミ
リ装置の要部のイ゛１４成を示す図、第６図及び第４図
は七の動作フローチャート、第５図は第２図に示される
メモリのアクセスタイミングを示スタイムチヤードであ
る。 ｆ１３１＋１８１−・・第１第２演算処理装置、 Ｃｌ
ｌｌｌ２Ｊ）−第１第２（ＤＢ２）・・・データバス、
（ＡＢｌ）（ＡＢ２）…アドレス・コントロールパス。 出願人三洋電機株式会社 代理人弁理士 佐 野 静 夫 特開昭５９−５３９５７（５） 第３図 ７１号イ乙田（ａ号スし叶 （イ）
（ロ）手 続 補 正 書 く自発〕
昭和５７年１２月２３日 特許庁長官殿 １、事件の表示 昭和５７年特許願第１６４７６０号 ２、発明の名称 メモリアクビス回路 乙、補正をする者 特許出願人 住所 守口型京阪本通２了目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 ４、代理人 住所 守口市京阪本通２丁目１８番地 連絡先：電話（東京） ８３５−１１１１特許センター
駐在鎌田５、補正の対象 図面の「第２図」。 ６、補正の内容 別紙の通り。
ァクシミリ装置の要部の構成を示すブロック図、第２１
図は本発明のメモリアクセス回路を採用したファクシミ
リ装置の要部のイ゛１４成を示す図、第６図及び第４図
は七の動作フローチャート、第５図は第２図に示される
メモリのアクセスタイミングを示スタイムチヤードであ
る。 ｆ１３１＋１８１−・・第１第２演算処理装置、 Ｃｌ
ｌｌｌ２Ｊ）−第１第２（ＤＢ２）・・・データバス、
（ＡＢｌ）（ＡＢ２）…アドレス・コントロールパス。 出願人三洋電機株式会社 代理人弁理士 佐 野 静 夫 特開昭５９−５３９５７（５） 第３図 ７１号イ乙田（ａ号スし叶 （イ）
（ロ）手 続 補 正 書 く自発〕
昭和５７年１２月２３日 特許庁長官殿 １、事件の表示 昭和５７年特許願第１６４７６０号 ２、発明の名称 メモリアクビス回路 乙、補正をする者 特許出願人 住所 守口型京阪本通２了目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 ４、代理人 住所 守口市京阪本通２丁目１８番地 連絡先：電話（東京） ８３５−１１１１特許センター
駐在鎌田５、補正の対象 図面の「第２図」。 ６、補正の内容 別紙の通り。
Claims (1)
- ｔｌｌ ’ｉ’ｙ １第２の演算処理装置と、この第
１第２の演算処理装置を介して得込み、読出しを行なう
第１第２のメモリと、その第１メモリを第１第２演算処
理装置の各データバス及び各アドレス・コントロールパ
スに選択的に接続する第１のセレクタ群と、ｆｆＪ２メ
モリを前記各データバス及び各アドレス・コントロール
パスに選択的に接続する第２のセレクタ群と、第１第２
演算処理装置の一方から出力される切換信号によシ第１
第２セレクタ群を切換える」二段を備え、この手数によ
シ第１第２セレクタ群は、第１第２メモリの一方カゝ第
１第の他方を第１第２演算処理装置の他方の前記データ
バス及びアドレス・コントロールパスニ接続すべく切換
わるよう構成してなるメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164760A JPS5953957A (ja) | 1982-09-20 | 1982-09-20 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164760A JPS5953957A (ja) | 1982-09-20 | 1982-09-20 | メモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5953957A true JPS5953957A (ja) | 1984-03-28 |
Family
ID=15799400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164760A Pending JPS5953957A (ja) | 1982-09-20 | 1982-09-20 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0269995A2 (en) * | 1986-11-27 | 1988-06-08 | Nippon Telegraph And Telephone Corporation | Parallel data processing apparatus and method |
-
1982
- 1982-09-20 JP JP57164760A patent/JPS5953957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0269995A2 (en) * | 1986-11-27 | 1988-06-08 | Nippon Telegraph And Telephone Corporation | Parallel data processing apparatus and method |
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