JPS595330A - Cycle steal controlling system - Google Patents
Cycle steal controlling systemInfo
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- JPS595330A JPS595330A JP11443382A JP11443382A JPS595330A JP S595330 A JPS595330 A JP S595330A JP 11443382 A JP11443382 A JP 11443382A JP 11443382 A JP11443382 A JP 11443382A JP S595330 A JPS595330 A JP S595330A
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- protection address
- memory protection
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- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数の周辺装置とデータ処理装置とをループ
接続し、記憶保護アドレスの転送によりて、サイクル・
スチール要求とサイクル旬スチール要求受付けについて
の制御を効率よく行うことができるようにしたサイクル
・スチール制御方式%式%
〔従来技術と問題点〕
周辺装置からデータ処理装置の記憶装置へデータ転送を
行う場合には、データ処理装置の制御回路の命命の実行
を中断させ、記憶保護の制御を行うために、周辺装置は
サイクル争スチール要求を・出し、データ処理装置から
のサイクル・スチール許可信号を受けてサイクル・スチ
ール動作に入り、アドレス拳バス、データ・パスを介し
てデータの転送を行うようにされる。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention connects a plurality of peripheral devices and a data processing device in a loop, and transfers a memory protection address to achieve cycle recovery.
A cycle steal control method that makes it possible to efficiently control steal requests and acceptance of cycle steal requests. [Prior art and problems] Data is transferred from peripheral devices to the storage device of the data processing device. In some cases, the peripheral device issues a cycle steal request and receives a cycle steal permission signal from the data processing device in order to interrupt the execution of instructions in the control circuitry of the data processing device and to control memory protection. In response, a cycle steal operation is entered, and data is transferred via the address bus and data path.
従来、上記サイクル・スチールの制御を行う場合、サイ
クル・スチール要求の信号線を設けるとともにサイクル
−スチール許可の信号線を設け、パス接続であってもス
ター接続であっても、データ処理装置が各周辺装置に対
し個々に制御するようにされていた。また、記憶保護ア
ドレスはサイクル・スチール要求の信号線等とは別のパ
スで送出されるようにされていた。そのため、サイクル
あった。Conventionally, when controlling the cycle steal described above, a signal line for cycle steal request is provided as well as a signal line for cycle steal permission, and whether the data processing device is a path connection or a star connection, each data processing device Peripheral devices were controlled individually. Furthermore, the memory protection address was sent out through a different path from the cycle steal request signal line. So there was a cycle.
(発明の目的〕
本発明は、上記の問題を解決するものでありて、サイク
ル[相]スチールの制御を簡略化し、ノA−ド量の節減
を図ったサイクル+1:)、テール制御方式を提供する
ことを目的とするものである。(Object of the Invention) The present invention solves the above-mentioned problems, and uses a cycle +1:) tail control method that simplifies the control of the cycle [phase] steel and reduces the amount of no. The purpose is to provide
そのために本発明のサイクルリスチール制御方式は、
自己の記憶保護アドレスを作成する記憶保護アドレス作
成回路を有し該記憶保護アドレス作成回路によって作成
されゐ自己の記憶保護アドレスと他の装置から入力され
る記憶保護アドレスの大小の比較を行い優先度の大なる
方を出力する比較選択回路を有する複数の周辺装置、及
び制御回路と上記周辺装置から通知される記憶保護アド
レスに基づき記憶保護ブーニックを行う記憶保護ゾーヱ
ック回路と記憶装置とを有するデータ処理装置を備え、
上記複数の周辺i置は、上記比較選択回路を通して各周
辺装置の記憶保護アドレスが選択、されて上記データ処
理装置に通知されるように上記データ処理装置に直列接
続され、上記制御回路は、通知された記憶保護アドレス
をサイクル−スチール要求と判断してサイクル・スチー
ル動作を開始するとともに該通知された記憶保護アドレ
スを保持して再びループで周辺装置に返送するようにな
ったデータ処理システムにおけるサイクル昏スブーール
制御方式において、上記比較選択回路は、記憶保護アド
レスをデータ処理装置に通知するとき入力記憶保護アド
レスと自己の記憶保護アドレスが一致したことを条件に
当該周辺装置のサイクル慟スチールの開始を禁止するよ
うに構成され、上記制御回路には比較回路が設けられ、
上記制御回路は記憶保護アドレスを保持して再びループ
で周辺装置に返送した後、ループを通して返りてきた記
憶保護アドレスを上記比較回路によりて上記保持された
記憶保持アドレスと比較し、該比較結果が不一致である
ことを条件にサイクル・スチール動作の実行を禁止する
制御を行うように構成されたことを特徴とするものであ
る。To this end, the cycle resteal control method of the present invention has a memory protection address creation circuit that creates its own memory protection address, and the memory protection address created by the memory protection address creation circuit and the memory protection address input from another device. A plurality of peripheral devices each have a comparison and selection circuit that compares the magnitude of the memory protection address and outputs the one with higher priority, and performs memory protection boonicking based on the memory protection address notified from the control circuit and the peripheral device. comprising a data processing device having a storage protection circuit and a storage device;
The plurality of peripheral devices are connected in series to the data processing device such that the memory protection address of each peripheral device is selected and notified to the data processing device through the comparison and selection circuit, and the control circuit is configured to A cycle in a data processing system that determines a notified memory protection address as a cycle-steal request, starts a cycle steal operation, holds the notified memory protection address, and sends it back to the peripheral device in a loop. In the control method, the comparison and selection circuit notifies the data processing device of the memory protection address, and starts cycle stealing of the peripheral device on the condition that the input memory protection address and its own memory protection address match. The control circuit is configured to prohibit
The control circuit holds the memory protection address and sends it back to the peripheral device again in a loop, and then the comparison circuit compares the memory protection address returned through the loop with the memory retention address held, and the comparison result is The present invention is characterized in that it is configured to perform control to prohibit execution of a cycle steal operation on the condition that there is a mismatch.
以下、本発明の実施例を図面を参照しつつ説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図は本発明の1実施例を示す図、第2図及び第3図
は本発明によるデータ処理システムの処理の流れを示す
フロー・チャートである。第1図において、IAとIB
は周辺装置(ADP) 、2人と2Bは比較選択回路、
3Aと3Bは記憶保護アドレス作成回路、4はデータ処
理装[(DPU)、5は制御回路、6は比較回路、7は
PEXC(記憶保護チェック回路)、8は記憶装置を示
す。FIG. 1 is a diagram showing one embodiment of the present invention, and FIGS. 2 and 3 are flow charts showing the flow of processing of a data processing system according to the present invention. In Figure 1, IA and IB
is a peripheral device (ADP), 2 people and 2B are comparison selection circuits,
3A and 3B are storage protection address generation circuits, 4 is a data processing unit (DPU), 5 is a control circuit, 6 is a comparison circuit, 7 is a PEXC (memory protection check circuit), and 8 is a storage device.
第1図において、周辺装置IAとIBは、データ処理装
置4の処理するデータの入出力を実行処理するものであ
る。各周辺装置tlAとIBには、それぞれ比較選択回
路2人と2B及び記憶保護アドレス作成回路3人と8B
が設けられ、複数の周辺装置が同時にサイクル・スチー
ル要求を出した場合にどのサイクル争スチール要求を優
先的に取υあげるべきかの優先順位が予め任意に割当て
られる。そして割当てられた優先順位に対、応した値が
設定されると、各記憶保護アドレス作成回路3人と3B
はその優先度に応じた記憶保護アドレスP K A (
Protect Key Addres3)を作成する
。比較選択回路2人と2Bは、PKA (保護記憶アド
レスProtect Key Address )パス
から記憶保護アドレスPKAを入力する端子とPKAバ
スへ記憶保護アドレスPKAを出力する端子とを有し、
他の装置(比較選択回路2人ではデータ処理装置4、比
較選択回路2Bでは周辺装[IA)から送られてくる入
力記憶保護アドレスPKAと自装置の記憶保護アドレ、
ス作成回路3人または3Bによって作成された記憶保護
アドレスPKAとの大小関係の比較を行い、自分の記憶
保護アドレスPKAが大ならば自分の記憶保護アドレス
PKAをPKAパスに出力し、また自分の記憶保護アド
レスPKAが小ならば他の装置から送られてきた入力記
憶保護アドレスPKAtl−PKAバスに出力し転送す
るとともに、その他各種の処理を行う。即ち、上記大小
関係の比較において、比較結果大舞い方を優先順位の高
いものと判断し、逆に小さい方を優先順位の低いものと
判断して優先順位の高い方の記憶保護アドレスPKAが
PKAパスに出力される。In FIG. 1, peripheral devices IA and IB are used to input and output data processed by the data processing device 4. Each peripheral device tlA and IB includes two comparison selection circuits and 2B, and three memory protection address generation circuits and 8B.
is provided, and when a plurality of peripheral devices issue cycle steal requests at the same time, a priority order is arbitrarily assigned in advance to determine which cycle steal request should be handled preferentially. Then, when a value corresponding to the assigned priority is set, each memory protection address generation circuit 3 and 3B
is the memory protection address PKA (
Create Protect Key Addresses3). The two comparison and selection circuits and 2B have a terminal for inputting the memory protection address PKA from the PKA (Protect Key Address) path and a terminal for outputting the memory protection address PKA to the PKA bus,
The input storage protection address PKA sent from other devices (data processing device 4 in the case of two comparison and selection circuits, peripheral device [IA) in the case of comparison and selection circuit 2B and the storage protection address of the own device,
The path creation circuit compares the size relationship with the memory protection address PKA created by 3 people or 3B, and if the own memory protection address PKA is larger, outputs the own memory protection address PKA to the PKA path, and also outputs the own memory protection address PKA to the PKA path. If the storage protection address PKA is small, the input storage protection address sent from another device is output to the PKAtl-PKA bus and transferred, and various other processes are performed. That is, in the comparison of the above-mentioned size relationships, the one with the largest comparison result is determined to have a higher priority, and conversely, the one with a lower priority is determined to have a lower priority, and the storage protection address PKA with the higher priority is determined to be the one with the highest priority. Output to path.
したがって、比較選択回路2人と2Bは、自装置がサイ
クル・スチール要求を出さない場合には入力記憶保護ア
ドレスPKAをそのまま次の装置へ転送する。また、例
えばいま周辺装置IBがサイクル・スチール要求を出そ
うとする場合に記憶保護アドレス作成回路3Bによりて
作成された記憶保護アドレスPKAが周辺装置IAから
送られてきた入力記憶保護アドレスP K Aと一致す
ることはあシ得ないので、このようなとき、比較選択回
路2Bは、エラーと判断して自装置、即ち周辺装置IB
のサイクル・スチールの開示を禁止する。Therefore, the comparison and selection circuits 2 and 2B transfer the input storage protection address PKA as is to the next device if their own device does not issue a cycle steal request. For example, if the peripheral device IB is about to issue a cycle steal request, the storage protection address PKA created by the storage protection address creation circuit 3B is the input storage protection address PKA sent from the peripheral device IA. Therefore, in such a case, the comparison and selection circuit 2B determines that there is an error and selects the own device, that is, the peripheral device IB.
Prohibit disclosure of cycle steals.
しかし、既に周辺装置IBがサイクルOスチール要求を
出している状態で入力記憶保護アドレスPKAが記憶保
護アドレス作成回路3Bによって作成された記憶保護ア
ドレスPKAと一致することとなったときは、そのサイ
クル会スチール要求が許可されたと判断されるので、こ
のようなとき、比較選択回路2Bでは、サイクル・スチ
ール動作に入るように制御が行われる。データ処理装置
4は、記憶装置8を有し、制御回路5によって逐次命令
をフェッチして実行するものである。P EXC(記憶
保護チェック回路)7は、周辺装置から送られてくる記
憶保護アドレスPKAに基いて記憶保護のチェックを行
うものである。制御回路5は、周辺装置IBから記憶保
護アドレスPKAが送られてくると、PEXC(記憶保
護チェック回路)7によるチェックを確認した上で、デ
ータ処理装置4側におけるサイクル・スチール動作を開
始し、送られてきた記憶保護アドレスPKAをループで
最遠端の周辺装置1tlAに送υ返す制御を行う。記憶
保護アドレスPKAは、ループ接続されたPKAパスを
介してデータ処理装置4から周辺装置IA。However, if the input memory protection address PKA matches the memory protection address PKA created by the memory protection address creation circuit 3B while the peripheral device IB has already issued a cycle O steal request, then the cycle Since it is determined that the steal request is permitted, in such a case, the comparison and selection circuit 2B performs control to enter a cycle steal operation. The data processing device 4 has a storage device 8, and uses a control circuit 5 to sequentially fetch and execute instructions. A PEXC (memory protection check circuit) 7 performs a memory protection check based on a memory protection address PKA sent from a peripheral device. When the control circuit 5 receives the memory protection address PKA from the peripheral device IB, after confirming the check by the PEXC (memory protection check circuit) 7, it starts a cycle steal operation on the data processing device 4 side. Control is performed to send the sent storage protection address PKA back to the farthest peripheral device 1tlA in a loop. The storage protection address PKA is transferred from the data processing device 4 to the peripheral device IA via a loop-connected PKA path.
IBへと転送され、再びデータ処理装置4に転送される
。このとき返送されてくる記憶保護アドレスPKAは、
先に制御回路5が受付けた記憶保護アドレスPKAと一
致する筈であるが、その比較が比較回路6によって行わ
れた結果不一致となったときには、周辺装fiilAt
たはIBが正しく選択されなかったものと判断して、サ
イクル拳スチール動作の実行が中止される。The data is transferred to the IB and then transferred again to the data processing device 4. The memory protection address PKA that is returned at this time is
It should match the memory protection address PKA that was previously accepted by the control circuit 5, but when the comparison is performed by the comparison circuit 6 and it is found that they do not match, the peripheral device fiilAt
It is determined that IB or IB was not selected correctly, and execution of the cycle fist steal motion is stopped.
次に、以上のように構成されたデータ処理システムの処
理の流れを第2図を参照しつつ説明する。Next, the flow of processing of the data processing system configured as described above will be explained with reference to FIG.
以下、周辺装置tlAの記憶保護アドレスPKA=″1
”、周辺装置IBの記憶保護アドレスPKA=″2”と
し、周辺装置IAとIBが同時にサイクルのスチール要
求を出した場合について説明する。Below, the memory protection address PKA of the peripheral device tlA=″1
A case will be described in which the storage protection address PKA of the peripheral device IB is set to "2" and the peripheral devices IA and IB issue cycle steal requests at the same time.
■ サイクル・スチール実行前即ち初期状態においては
、PKAパス上の記憶保護アドレスは”0”の状態にな
っている。(2) Before the cycle steal is executed, that is, in the initial state, the storage protection address on the PKA path is in the "0" state.
■ ここで、周辺装置IAにサイクル会スチール要求が
生じると、記憶保護アドレス作成回路3Aによって記憶
保曖アドレスPKAとして+1”が作成され、比較選択
回路2人に送られる。(2) Here, when a cycle steal request is issued to the peripheral device IA, the memory protection address creation circuit 3A creates +1" as the memory protection address PKA and sends it to the two comparison and selection circuits.
■ 同時に、周辺装置IBにサイクル・スチール要求が
生じると、記憶保護アドレス作成回路3Bによって記憶
保護アドレスPKAとして”2”が作成され、比較選択
回路2Bに送られる。(2) At the same time, when a cycle steal request occurs in the peripheral device IB, the memory protection address creation circuit 3B creates "2" as the memory protection address PKA, and sends it to the comparison selection circuit 2B.
■ 比較選択回路2人において、入力記憶保護アドレス
PKA”O”と自身の記憶保護アドレスPKA”1”と
の大小を比較する。(2) Comparison and selection circuit Two people compare the input storage protection address PKA "O" with its own storage protection address PKA "1".
■ 入力記憶保護アドレスPKA″O”と自身の記憶保
護アドレスPKA″′1”との大小を比較し、大小の判
定結果が得られた場合には次の■の処理を行い、大小の
判定結果が得られない即ち両者が同じである場合には、
自身のサイクル・スチール要求を取シ下げ、サイクルΦ
スチールの開始を禁止する。(何故なら、各周辺装置は
固有の記憶保護アドレスPKAが割付けられているので
、この時点で上記の入力記憶保護アドレスPKAと自身
の記憶保護アドレスPKAが一致することはあシ得ない
から、この場合にはどちらかのPKAにvAυが生じた
ものと判断■ 比較選択回路2人は、大きい方とされる
自身の記憶保護アドレスPKA”1”をPKAKスに出
力し周辺装置lBの比較選択回路2Bに通知する。■ Compare the size of the input storage protection address PKA″O″ and its own storage protection address PKA″′1″, and if a judgment result of size is obtained, perform the process of the next ■, and check the size judgment result. If cannot be obtained, i.e., both are the same, then
Withdraw own cycle steal request and cycle Φ
Prohibit initiation of steal. (This is because each peripheral device is assigned a unique memory protection address PKA, so at this point it is impossible for the above input memory protection address PKA to match its own memory protection address PKA. In this case, it is determined that vAυ has occurred in either PKA ■ Comparison and selection circuit The two people output their own memory protection address PKA "1", which is considered to be the larger one, to PKAKS, and the comparison and selection circuit of the peripheral device IB Notify 2B.
■ないし■ 入力記憶保護アドレスPKA″1”と自身
の記憶保護アドレスPKA″2”につき周辺装置IBに
おいて■ないし■と同様の処理を行い、自身の記憶保護
アドレスPKA″2″をPKAKスに出力してデータ処
理装置4の制御回路5に通知する。■or■ Performs the same process as ■or■ in the peripheral device IB for the input memory protection address PKA"1" and its own memory protection address PKA"2", and outputs its own memory protection address PKA"2" to the PKAK address. and notifies the control circuit 5 of the data processing device 4.
[相] 制御回路5において、サイクル・スチールが可
能かどうかを調べる。Yesの場合には■の処理を行う
。[Phase] Check whether cycle stealing is possible in the control circuit 5. In the case of Yes, the process of ■ is performed.
■ 制御御回路5は、記憶保護アドレスPKA”2″を
サイクル・スチール要求と判断し、前処理を開始する。(2) The control circuit 5 determines that the memory protection address PKA "2" is a cycle steal request and starts preprocessing.
以上の周辺装置からのサイクル・スチール要求があるも
のと判断し、サイクル・スチール動作を開始するまでを
第1段処理とすると次の◎以降の処理が第2段処理とさ
れる。If it is determined that there is a cycle steal request from the above peripheral device and the process up to the start of the cycle steal operation is the first stage process, then the process after the next ◎ is the second stage process.
0 制御回路5は、保持した記憶保護アドレスPKA″
2″を再びPKAKスを介したループで周辺装[IAへ
返送する。0 The control circuit 5 stores the stored memory protection address PKA''
2'' is sent back to the peripheral [IA] in a loop via the PKAK bus.
[相] 比較選択回路2人において、入力記憶保護アド
レスPKA″2”と自身の記憶保護アドレスPKA″1
”との一致をチェックする。[Phase] In the two comparison and selection circuits, the input storage protection address PKA″2″ and its own storage protection address PKA″1
” to check for a match.
■ ブーニック結果はNoであるので、[相]の処理を
行い、周辺装置IAはザイクル働スチール実行不可とさ
れ、記憶保護アドレス作成回路3人がオフにされる。(2) Since the boonick result is No, the process of [phase] is performed, the peripheral device IA is made unable to execute the cycle operation steal, and the three memory protection address generation circuits are turned off.
0 比較選択回路2人は、記憶保護アドレスPKA″2
″をPK人ババス出力して周辺装置IBの比較選択回路
2Bに通知する。0 Comparison selection circuit 2 people use memory protection address PKA''2
'' is output as a PK bus and notified to the comparison selection circuit 2B of the peripheral device IB.
[相] 比較選択回路2Bにおいて、入力記憶保護アド
レスPKA”2”と自身の記憶保護アドレスPKA″2
”との一致をチェックする。[Phase] In the comparison selection circuit 2B, the input memory protection address PKA"2" and its own memory protection address PKA"2
” to check for a match.
■ チェック結果はYesであるので、[相]の処理を
行う。■ Since the check result is Yes, perform the process of [phase].
[相] 比較選択回路2Bは、記憶保護アドレスPKA
″′2”をPKAKスに出力してデータ処理装置4の制
御回路に通知する。[Phase] The comparison selection circuit 2B selects the memory protection address PKA.
"'2" is output to the PKAK bus to notify the control circuit of the data processing device 4.
[相] 上記の0において制御回路で受付けた記憶保護
アドレスPKA″2”と上記0において比較選択回路2
Bから返送されてきた記憶保護アドレスPKA”2”と
が一致するかどうかを調べ、その結果Yesとなるので
0の処理を行う。ここでNoの場合には、周辺装置が上
記0において返送された記憶保護アドレスPKA”2”
に従って正しく選択されなかったものと判断して、サイ
クル・スチール動作の実行が中止される。[Phase] Compare and select the memory protection address PKA ``2'' received by the control circuit at 0 above with the selection circuit 2 at 0 above.
It is checked whether it matches the memory protection address PKA "2" sent back from B, and since the result is Yes, 0 processing is performed. If No here, the peripheral device uses the memory protection address PKA "2" returned in 0 above.
It is determined that the cycle steal operation has not been correctly selected according to the above, and execution of the cycle steal operation is aborted.
(何故なら、正常なら制御回路5が第1段処理によって
受付けた記憶保護アドレスPKA″2″と第2段処理に
よって周辺装置に返送し、再び制御回路5にもどってく
る記憶保護アドレスPKAは一致する筈だからである。(This is because, if normal, the memory protection address PKA "2" received by the control circuit 5 in the first stage processing and the memory protection address PKA sent back to the peripheral device in the second stage processing and returned to the control circuit 5 again match) This is because it is supposed to be done.
)
■ 周辺装置IBとデータ処理装置4内の記憶装置80
間でサイクル・スチールが実行される。) ■ Peripheral device IB and storage device 80 in data processing device 4
A cycle steal is performed between.
なお、第1段処理において、周辺装置IBから通知され
る記憶保護アドレスPKAの値が、各局装[1,AとI
Bに割尚てられた値以外の値であるときには、当然PE
XC7(記憶保護チェック回路)でエラーとなる。Note that in the first stage processing, the value of the memory protection address PKA notified from the peripheral device IB is
If it is a value other than the value assigned to B, of course PE
An error occurs in XC7 (memory protection check circuit).
以上の説明から明らかなように、本発明によれば、記憶
保護アドレスがサイクル・スチール要求やサイクル会ス
チール許可の信号と兼用して使用されることとなるため
、サイクル・スチール制御回路の簡単化を図ることがで
き、また、ハード量を節減することができる。しかも、
記憶保護アドレスを周辺装置やデータ処理装置に入力し
たときにエラーを検知することができるので、使頼性々
どRASの向上を図ることができる。さらに、各周辺装
置の優先厘を記憶保護アドレスによって任意に決定でき
るとともに、周辺装置が増設されても制御は変わらず、
柔軟性に富むなどの種々の効果を奏すゐものである。As is clear from the above description, according to the present invention, the memory protection address is also used as a cycle steal request and cycle steal permission signal, which simplifies the cycle steal control circuit. In addition, the amount of hardware can be reduced. Moreover,
Since an error can be detected when a memory protection address is input to a peripheral device or a data processing device, it is possible to improve RAS such as usability. Furthermore, the priority of each peripheral device can be arbitrarily determined by the memory protection address, and even if peripheral devices are added, the control will not change.
It has various effects such as being highly flexible.
第1図は本発明の1実施例を示す図、第2図及び第3図
は本発明によるデータ処理システムの処理の流れを示す
フロm−チャートである。
IAとIB・・・周辺装置(ADP) 、2Aと2B・
・・比較選択回路、3Aと3B・・・記憶保護アドレス
作成回路、4・・・データ処理装[(DPU) 、5・
・・制御回路、6・・・比較回路、7・・・PEXC(
記憶保護チェック回路)、8・・・記憶装置。
特許出願人 富士通株式会社
代理人弁理士 京 谷 四 部FIG. 1 is a diagram showing one embodiment of the present invention, and FIGS. 2 and 3 are flow charts showing the processing flow of the data processing system according to the present invention. IA and IB...Peripheral device (ADP), 2A and 2B...
... Comparison selection circuit, 3A and 3B... Memory protection address creation circuit, 4... Data processing unit [(DPU), 5.
...Control circuit, 6...Comparison circuit, 7...PEXC (
memory protection check circuit), 8... storage device. Patent Applicant: Fujitsu Limited Representative Patent Attorney Yotsube Kyotani
Claims (1)
成回路を有し該記憶保護アドレス作成回路によって作成
される自己の記憶保護アドレスと他の装置から入力され
る記憶保護アドレスの大小の比較を行い優先度の大なる
方を出力する比較選択回路な有する複数の周辺装置、及
び制御回路と上記周辺装置から通知される記憶保護アド
レスに基づき記憶保護チェックを行う記憶保護チェック
回路と記憶装置とを有するデータ処理装置を備え、上記
複数の周辺装置は、上記比較選択回路を通して各周辺装
置の記憶保護アドレスが選択されて上記データ処理装置
に通知されるように上記データ処理装置に直列接続され
、上記制御回路は、通知された記憶保・護アドレスをサ
イクル・スチール要求と判断してサイクル・スチール動
作を開始するとともに該通知された記憶保護アドレスを
保持して再びループで周辺装置に返送するようになった
データ処理システムにおけるサイクル・スチール制御方
式において、上記比較選択回路は、記憶保護アドレスを
データ処理装置に通知するとき入力記憶保護アドレスと
自己の記憶保護アドレスが一致したことを命件に轟該周
辺装置のサイクル・スチールの開始を禁止するように構
成され、上記制御回路には比較回路が設けられ、上記制
御回路は、記憶保護アドレスを保持して再びループで周
辺装置に返送した後、ループを通して返ってきた記憶保
護アドレスを上記比較回路によって上記保持された記憶
保持アドレスと比較し、該比較結果が不一致であること
を売件にサイクル・スチール動作の実行を禁止する制御
を行うように構成されたことを特徴とするサイクル・ス
チール制御方式。It has a memory protection address generation circuit that creates its own memory protection address, and compares the size of its own memory protection address created by the memory protection address generation circuit with the memory protection address input from another device to determine the priority. A data processing device comprising a plurality of peripheral devices including a comparison and selection circuit that outputs the larger of the two, and a storage device and a storage protection check circuit that performs a storage protection check based on a storage protection address notified from the control circuit and the peripheral device. the plurality of peripheral devices are connected in series to the data processing device such that the memory protection address of each peripheral device is selected through the comparison and selection circuit and notified to the data processing device; , determines that the notified memory protection address is a cycle steal request, starts a cycle steal operation, retains the notified memory protection address, and sends the data back to the peripheral device in a loop again. In the cycle steal control method in the processing system, when the comparison and selection circuit notifies the data processing device of the storage protection address, the comparison and selection circuit determines whether the input storage protection address and its own storage protection address match. The control circuit is configured to inhibit initiation of a cycle steal, and the control circuit includes a comparison circuit, and the control circuit retains the memory protection address and loops it back to the peripheral device, and then returns the memory protection address through the loop. The comparison circuit compares the stored storage protection address with the stored storage address held by the comparison circuit, and if the comparison result does not match, control is performed to prohibit execution of the cycle steal operation. A cycle steal control system featuring
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11443382A JPS595330A (en) | 1982-06-30 | 1982-06-30 | Cycle steal controlling system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11443382A JPS595330A (en) | 1982-06-30 | 1982-06-30 | Cycle steal controlling system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS595330A true JPS595330A (en) | 1984-01-12 |
Family
ID=14637592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11443382A Pending JPS595330A (en) | 1982-06-30 | 1982-06-30 | Cycle steal controlling system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS595330A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0199423U (en) * | 1987-12-22 | 1989-07-04 | ||
JPH0199422U (en) * | 1987-12-22 | 1989-07-04 | ||
JPH0354711U (en) * | 1990-10-12 | 1991-05-27 |
-
1982
- 1982-06-30 JP JP11443382A patent/JPS595330A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0199423U (en) * | 1987-12-22 | 1989-07-04 | ||
JPH0199422U (en) * | 1987-12-22 | 1989-07-04 | ||
JPH0414103Y2 (en) * | 1987-12-22 | 1992-03-31 | ||
JPH0414102Y2 (en) * | 1987-12-22 | 1992-03-31 | ||
JPH0354711U (en) * | 1990-10-12 | 1991-05-27 |
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