JP3211267B2 - Access control method - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、ベクトル処理装置等で
アクセス命令に応じたアクセス要求を発生して主記憶装
置を制御するアクセス制御方式に関する。スーパーコン
ピュータ等に使用されるベクルト処理装置にあっては、
ベクトル命令による主記憶装置のアクセスを高速化する
ため、ポートAとポートBの2つのアクセス要求発生部
を使用している。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an access control system for controlling a main storage device by generating an access request according to an access command in a vector processing device or the like. In the case of a vector processing device used for supercomputers,
In order to speed up access to the main storage device by a vector instruction, two access request generators of port A and port B are used.
【0002】この2つのアクセス要求発生部について
は、主記憶内の連続する複数エレメント(ベクトル長が
1でもよい)をアクセスするブロックアクセスでは、ロ
ードアクセス要求はポートAから行い、ストアアクセス
要求はポートBから行うように決めている。一方、主記
憶内に分散する複数エレメントをアクセスするランダム
アクセスについは、ロードアクセス及びストアアクセス
のいずれについてもポートA,Bの両方を使用が使用で
き、ポートA,Bを交互に使用してエレメントの若い順
番にアクセス要求を発生する。With respect to these two access request generation units, in a block access for accessing a plurality of continuous elements (the vector length may be 1) in the main memory, a load access request is made from a port A, and a store access request is made from a port. I have decided to start from B. On the other hand, for random access for accessing a plurality of elements distributed in the main memory, both of the ports A and B can be used for both the load access and the store access, and the elements are alternately used by using the ports A and B. Access requests are generated in ascending order.
【0003】更に、ランダムアクセスについては、例え
ばポートAからBの順番にアクセス要求をアクセス要求
処理部に送る順位決定のルールを定め、同時に2つのラ
ンダムアクセス要求が発生しても、命令の順番を維持で
きるようにしている。但し、ポートAのアクセス要求に
最終エレメントを示すファイナル信号Fが付加されてい
た場合には、ポートBのランダムアクセス要求に関わら
ず、ポートAのアクセス要求を優先させる。Further, for random access, for example, a rule for determining the order in which access requests are sent to the access request processing unit in the order of ports A to B is determined, and even if two random access requests occur at the same time, the order of instructions is changed. So that they can be maintained. However, if the final signal F indicating the last element is added to the access request of port A, the access request of port A is given priority regardless of the random access request of port B.
【0004】しかし、先行するストアアクセス命令によ
りポートBでブロックアクセス要求を発生し、後続する
ベクトル長=1のストア命令によりポートAで単一エレ
メントのをアクセスするランダムアクセス要求を発生し
た場合、単一エレメントのアクセスであることからこと
から最終エレメントであることを示すファイナル信号F
が付加され、後続命令によるAポートのランダムアクセ
ス要求が優先されてしまい、命令の実行順序を保証でき
ない。However, when a block access request is generated at port B by a preceding store access instruction, and a random access request for accessing a single element at port A is generated by a subsequent store instruction having a vector length = 1, Final signal F indicating that it is the last element because it is an access of one element
Is added, and the random access request of the A port by the subsequent instruction is prioritized, and the execution order of the instructions cannot be guaranteed.
【0005】従って、ポートAでベクトル長=1のラン
ダムアクセス要求を発生する特定条件が生じても、先行
するブロックアクセス要求に優先しないような処理が望
まれる。Therefore, even if a specific condition for generating a random access request having a vector length of 1 at port A occurs, it is desired to perform processing that does not give priority to a preceding block access request.
【0006】[0006]
【従来の技術】図9は従来のベクトル処理装置を示した
もので、アクセス要求発生部10、アクセス要求順位決
定部12、ロードアクセス要求処理部14及びストアア
クセス処理部16で構成される。尚、ロードアクセス要
求処理部14及びストアアクセス処理部16はとりまと
めることでアクセス制御部18とする。2. Description of the Related Art FIG. 9 shows a conventional vector processing apparatus, which comprises an access request generating unit 10, an access request rank determining unit 12, a load access request processing unit 14, and a store access processing unit 16. Note that the load access request processing unit 14 and the store access processing unit 16 are integrated into an access control unit 18.
【0007】アクセス要求発生部10は第1及び第2の
アクセス要求発生部としての機能をもつポートAアクセ
ス要求発生部10AとポートBアクセス要求発生部10
Bを備える。まず図9のベクトル処理装置で実行するベ
クトル命令のアクセス方式には、ブロックアクセスとラ
ンダムアクセスの2種類がある。The access request generator 10 includes a port A access request generator 10A and a port B access request generator 10 which function as first and second access request generators.
B is provided. First, there are two types of access methods for the vector instruction executed by the vector processing device of FIG. 9, that is, block access and random access.
【0008】ブロックアクセスとは主記憶装置内の連続
アドレスに存在する複数エレメントをアクセスする処理
である。これに対しランダムアクセスは、ベクトル長=
2以上のアクセス命令により主記憶装置内の分散したア
ドレスに存在する複数のエレメントを順番にアクセスす
る処理である。このランダムアクセスの中には、ベクト
ル長=1のアクセス命令で主記憶装置内の単一アドレス
に存在する1つのエレメントのみをアクセスする処理も
含まれる。[0008] The block access is a process of accessing a plurality of elements existing at consecutive addresses in the main storage device. On the other hand, in random access, the vector length =
This is a process for sequentially accessing a plurality of elements existing at distributed addresses in the main storage device by two or more access instructions. The random access includes a process of accessing only one element existing at a single address in the main storage device by an access instruction having a vector length = 1.
【0009】このようなブロックアクセス及びランダム
アクセスを行うためアクセス要求を発生するポートの使
用ルールは次のように決められている。ブロックアクセ
スを行う場合にロード命令ならばポートAアクセス要求
発生部10Aを使用し、ストア命令ならばポートBアク
セス要求発生部10Bを使用する。The rules for using ports that generate access requests for performing such block access and random access are determined as follows. When performing a block access, the port A access request generator 10A is used for a load instruction, and the port B access request generator 10B is used for a store instruction.
【0010】またランダムアクセスを行う場合、ロード
命令、ストア命令に係わらずポートA、ポートBの両方
のアクセス要求発生部10A,10Bを使用し、エレメ
ントの若いものから順番にポートAからポートBという
様にアクセス要求を交互に発生する。アクセス要求順序
決定部12は、ランダムアクセスの際にエレメントの順
序を保証するために、ポートAとポートBのアクセス要
求発生部10A,10Bの両方からランダムアクセス要
求があった場合に、アクセス要求発生部10A,10B
の両方のアクセス要求をアクセス要求処理部18(ロー
ドアクセス処理部14又はストアアクセス処理部16)
に送る。When random access is performed, both the port A and port B access request generators 10A and 10B are used regardless of the load instruction and the store instruction, and the port A to the port B are used in ascending order of the element. Access requests are generated alternately as described above. The access request order determination unit 12 generates an access request when a random access request is received from both the access request generation units 10A and 10B of the port A and the port B in order to guarantee the order of elements at the time of random access. Parts 10A, 10B
Access request processing unit 18 (load access processing unit 14 or store access processing unit 16)
Send to
【0011】ただし、ポートA及びポートBの両方にア
クセス要求が発生し、ポートA側のアクセス要求に最終
エレメントを示すファイナル信号Fが付加されていた場
合、ポートBのアクセス要求発生部10Aによるアクセ
ス要求に係わらず、ポートAのアクセス要求を優先して
アクセス要求処理部18に送る。However, if an access request is issued to both the port A and the port B and the final request F indicating the last element is added to the access request on the port A side, the access by the access request generator 10A of the port B is performed. Regardless of the request, the access request of port A is sent to the access request processing unit 18 with priority.
【0012】[0012]
【発明が解決しようとする課題】しかしながら、このよ
うな従来のベクトル処理装置におけるアクセス制御方式
にあっては、 先行命令;複数ベクトル長のストアアクセス命令Bよ
るブロックアクセス要求 後続命令;1ベクトル長のストアアクセス命令Aによ
るランダムアクセス要求であった場合に、アクセス要求
順位決定部12では先行するストアアクセス命令Bと後
続するストアアクセス命令Aのアクセス要求が区別でき
ず、命令の実行順序を保証できなくなる恐れがある。However, in such an access control method in a conventional vector processing apparatus, a preceding instruction; a block access request by a store access instruction B having a plurality of vector lengths; a subsequent instruction; If the request is a random access request by the store access instruction A, the access request order determination unit 12 cannot distinguish the access request of the preceding store access instruction B from the access request of the subsequent store access instruction A, and cannot guarantee the execution order of the instructions. There is fear.
【0013】図10について具体的に説明すると、まず
先行するブロックアクセスの場合1つのアクセスに対し
て8コのベクトルデータを扱う。したがって、この場合
ベクトル長16のアクセスストア命令BによりポートB
アクセス要求発生部10Bが2つのアクセス要求「SB
1 ,F SB 2 」を発生し、同時に後続するベクトル長=
1のストアアクセス命令AによりポートAアクセス要求
発生部10Aが最終エレメントであることを示すファイ
ナル信号Fを付加したアクセス要求「FSA 1」を発生し
ている。FIG. 10 is specifically explained. First, in the case of a preceding block access, eight pieces of vector data are handled for one access. Therefore, in this case, the port B
The access request generator 10B receives two access requests “S B
1, F S B 2 "was generated, the vector length to be followed at the same time =
It is generated an access request added with the final signal F "F S A 1" indicating that the port A access request generating section 10A is the last element by one of the store access instruction A.
【0014】この場合、ポートAアクセス要求発生部1
0Aが発生したファイナル信号Fを付加したアクセス要
求「F SA 1 」を優先するルールが設定されていため、
後続命令Aのアクセス要求「F SA 1 」が最初にストア
アクセス要求処理部16に送られてしまい、アクセス命
令の実行順序が保証できない。この場合の命令の実行順
序を保証するためには、ポートAアクセス要求発生部1
0Aにおいて後続するベクトル長=1のストアアクセス
命令Aのアクセス要求「F SA 1 」を抑止する必要があ
る。しかし、このアクセス要求「F SA 1 」を抑止する
ためには、ポートAアクセス要求発生部10Aがポート
Bアクセス要求発生部10Bの状態を監視する必要があ
り、制御が複雑になり高速に処理が行えなくなるという
問題がある。In this case, the port A access request generator 1
Since 0A is not set the access request "F S A 1" and priority rules by adding a final signal F generated,
Access request subsequent instructions A "F S A 1" is would be sent first to the store access request processing section 16, the order of execution of the access instruction can not be guaranteed. In order to guarantee the execution order of the instructions in this case, the port A access request generation unit 1
It is necessary to prevent an access request subsequent vector length = 1 store access instruction A "F S A 1" in 0A. However, in order to prevent the access request "F S A 1", the port A access request generating section 10A is need to monitor the status of the port B access request generating unit 10B, the control becomes complex high-speed processing Is no longer possible.
【0015】本発明は、このような従来の問題点に鑑み
てなされたもので、アクセス命令の実行順序が保証でき
ない特定の命令条件が生じた場合に簡単な制御で実行順
序を保証して高速処理ができるようしたアクセス制御方
式を提供することを目的とする。The present invention has been made in view of such a conventional problem, and when a specific instruction condition in which the execution order of an access instruction cannot be guaranteed occurs, the execution order is assured by a simple control to achieve high speed. An object of the present invention is to provide an access control method capable of performing processing.
【0016】[0016]
【課題を解決するための手段】図1は本発明の原理説明
図である。まず本発明は、ストアアクセス命令に応じて
主記憶装置に対するストアアクセス要求を発生する少な
くとも2つの第1及び第2アクセス要求発生部10A,
10Bと、第1及び第2アクセス要求発生部10A,1
0Bで発生した2以上のストアアクセス要求の処理順序
を決定するアクセス要求順位決定部12と、アクセス要
求順位決定部12の決定順位に従ったストアアクセス要
求を受けて主記憶装置に対するストアアクセスを実行す
るアクセス要求処理部18とを備え、ストアアクセス命
令を受けた際に、主記憶装置内に連続して存在する複数
データ(複数エレメント)を順番にアクセスするブロッ
クアクセス要求については第2アクセス要求発生部のみ
からそのアクセス要求をアクセス要求処理部に送り、主
記憶装置内に分散して存在する複数データを順番にアク
セスするランダムアクセス要求については第1及び第2
アクセス要求発生部の両方のアクセス要求をアクセス要
求処理部に送り、第1アクセス要求発生部のアクセス要
求に最終エレメントを示すファイナル信号が含まれてい
たとき、第2アクセス要求発生部からのアクセス要求に
係わらず第1アクセス要求発生部からのアクセス要求を
優先して前記アクセス要求処理部に送出するようにした
アクセス制御方式を対象とする。FIG. 1 is a diagram illustrating the principle of the present invention. First, the present invention provides at least two first and second access request generators 10A, 10A, which generate a store access request to a main storage device in response to a store access command.
10B and the first and second access request generation units 10A, 1
An access request rank determining unit 12 that determines the processing order of two or more store access requests generated in 0B, and executes a store access to the main storage device in response to a store access request according to the determination order of the access request rank determining unit 12. And a second access request is generated for a block access request for sequentially accessing a plurality of data (a plurality of elements) continuously present in the main storage device when a store access instruction is received. Department only
Sends the access request to the access request processing unit, and the first and second random access requests for sequentially accessing a plurality of data distributed in the main storage device.
Both access requests from the access request generator are
Request to the request processing unit, and the access request of the first access request generation unit.
Request contains a final signal indicating the last element.
The access request from the second access request generator
Regardless, the access request from the first access request generation unit
An access control method which is preferentially transmitted to the access request processing unit is targeted.
【0017】このようなアクセス制御方式につき本発明
にあっては、先行するストアアクセス命令により第2ア
クセス要求発生部でブロックアクセス要求を発生し、先
行命令に後続するストアアクセス命令により第1アクセ
ス要求発生部で1データ長のランダムアクセス要求を発
生する場合に、第1アクセス要求発生部で発生するラン
ダムアクセス要求に対する最終データを示すファイナル
信号の付加を抑止すると共に、第2アクセス要求発生部
にファイナル信号を付加したダミーアクセス要求を発生
させ、アクセス要求順位決定部は1データ長のランダム
アクセス要求を受けた際に1データ長のランダムアクセ
ス要求を待ち状態として先行命令を処理した後、ダミー
アクセス要求が得られたときに1データ長のランダムア
クセス要求をアクセス要求処理部へ送出することを特徴
とする。According to the present invention, the second access request generation unit generates a block access request according to a preceding store access instruction, and generates a first access request according to a store access instruction following the preceding instruction. When a random access request having one data length is generated by the generation unit, addition of a final signal indicating final data to the random access request generated by the first access request generation unit is suppressed, and a final signal is transmitted to the second access request generation unit. A dummy access request to which a signal has been added is generated, and the access request rank determining unit waits for the random access request of one data length when receiving the random access request of one data length, processes the preceding instruction, and then executes the dummy access request. When a random access request with one data length is And wherein the sending the scan request processing section.
【0018】また、本発明においてアクセス要求処理部
は、第2アクセス要求発生部で発生したダミーアクセス
要求を受けた際には、ダミーアクセス要求の実行を抑止
することを特徴とする。Further , in the present invention, the access request processing unit, when receiving the dummy access request generated by the second access request generation unit, suppresses execution of the dummy access request.
【0019】また本発明においてアクセス要求処理部
は、アクセス要求発生部でダミーアクセス要求に付加し
た無効フラグを受け取ることにより、ダミーアクセス要
求の実行を抑止することを特徴とする。Further, in the present invention, the access request processing unit is characterized in that the execution of the dummy access request is suppressed by receiving the invalid flag added to the dummy access request by the access request generation unit.
【0020】[0020]
【0021】[0021]
【作用】このような構成を備えた本発明のアクセス制御
装置によれば次の作用が得られる。本発明にあっては、
ベクトル長=1のストアアクセス命令によりランダムア
クセス要求を発生するという特定条件が得られた際に、
ベクトル長=1のストアアクセス命令によるアクセス要
求を強制的にベクトル長=2のストアアクセス命令によ
るアクセス要求に変更するという処理を行い、これによ
って命令順序を狂わせるファイナル信号Fを付加しない
ようにする。According to the access control apparatus of the present invention having such a configuration, the following operation can be obtained. In the present invention,
When a specific condition that a random access request is generated by a store access instruction with a vector length = 1 is obtained,
A process of forcibly changing an access request by a store access instruction with a vector length of 1 to an access request by a store access instruction with a vector length of 2 is performed so that a final signal F that disturbs the instruction order is not added.
【0022】即ち、ベクトル長=1のストアアクセス命
令を第1アクセス要求発生部10A(ポートA側)が受
け取ると、第2アクセス要求発生部10B(ポートB
側)がダミーのアクセス要求を発生してベクトル長=2
に変更する。アクセス要求順位決定部12では、ポート
Aのストアアクセス要求「SA 1 」を受取るとランダム
アクセスであることを認識し、ファイナル信号Fの付加
されていないことから最終エレメントでないと判断し、
ポートBにファイナル信号Fを付加したダミーのランダ
ムアクセス要求「FSA 1 」が来るまでポートAからの
アクセス要求「SA 1 」を待たせる。That is, when the first access request generator 10A (port A side) receives a store access instruction with a vector length = 1, the second access request generator 10B (port B)
Side) generates a dummy access request and the vector length = 2
Change to Upon receiving the store access request “S A 1 ” of the port A, the access request rank determining unit 12 recognizes that the access is a random access, and judges that it is not the last element because the final signal F is not added.
Port B dummy of random access request obtained by adding the final signal F to an access request from the "F S A 1" port A to come to wait for the "S A 1".
【0023】その間、ポートBからは先行するストアア
クセス命令Bのアクセス要求「SB 1 ,SB 2」がアク
セス要求処理部18(ストアアクセス要求制御部16)
に送り続けられる。この状態でポートBのストアアクセ
スAのダミーアクセス要求「F SA 1 」を認識すると、
待ち状態としていたポートAのアクセス要求「SA 1 」
をアクセス要求処理部18に送る。In the meantime, the preceding store
Access instruction B access request “SB 1 , SB Two"
Access request processing unit 18 (store access request control unit 16)
To be sent to In this state, the port B store access
A's dummy access requestF SA 1 "
The access request “SA 1 "
To the access request processing unit 18.
【0024】続いて送られてくるダミーアクセス要求「
F SA 1 」に対しアクセス要求処理部18は何の処理も
行わない。このようにして、ブロックアクセス要求を発
生するストアアクセス命令Bからランダムアクセス要求
を発生するベクトル長=1のストアアクセス命令Aへの
実行順序が保証される。Subsequently, the dummy access request “
F S A 1 "access request processing section 18 to performs no processing. In this way, the execution order from the store access instruction B that generates a block access request to the store access instruction A that generates a random access request and has a vector length of 1 is guaranteed.
【0025】[0025]
【実施例】図2は本発明のアクセス制御方式が適用され
るベクトル処理装置の一実施例を示した実施例構成図で
ある。図2において、20は命令制御部、22は本発明
のアクセス制御方式が適用される主記憶制御装置、24
は主記憶装置である。命令制御部20はアクセス命令に
基づいて主記憶制御装置22に対しアクセス処理を行な
うための起動信号を出力する。FIG. 2 is a block diagram showing an embodiment of a vector processing apparatus to which the access control method of the present invention is applied. 2, reference numeral 20 denotes an instruction control unit; 22, a main storage control device to which the access control method of the present invention is applied;
Is a main storage device. The command control unit 20 outputs a start signal for performing access processing to the main storage control device 22 based on the access command.
【0026】主記憶制御装置22にはアクセス要求発生
部10、アクセス要求順位決定部12、ロードアクセス
要求処理部14及びストアアクセス要求処理部16が設
けられる。この実施例において、アクセス要求発生部1
0には2つのアクセス要求発生部、即ち、ポートAアク
セス要求発生部10A(第1アクセス要求発生部)とポ
ートBアクセス要求発生部10B(第2アクセス要求発
生部)が設けられている。The main storage control unit 22 is provided with an access request generation unit 10, an access request order determination unit 12, a load access request processing unit 14, and a store access request processing unit 16. In this embodiment, the access request generator 1
0 is provided with two access request generators, that is, a port A access request generator 10A (first access request generator) and a port B access request generator 10B (second access request generator).
【0027】2つのポートA及びポートBアクセス要求
発生部10A,10Bでアクセス要求を発生するための
制御ルールは次のように定められている。まず、主記憶
装置24内の連続するアドレスに存在する複数エレメン
トをアクセスするヘクトル長=2以上のアクセス命令に
よるブロックアクセスにおいては、ロード命令であれば
ポートAアクセス要求発生部10Aがブロックアクセス
要求を発生し、一方、ストア命令であればポートBアク
セス要求発生部10Bがブロックアクセス要求を発生す
る。Control rules for generating access requests at the two port A and port B access request generators 10A and 10B are defined as follows. First, in a block access using an access instruction having a vector length of 2 or more for accessing a plurality of elements existing at consecutive addresses in the main storage device 24, if the instruction is a load instruction, the port A access request generation unit 10A issues a block access request. On the other hand, if it is a store instruction, the port B access request generator 10B generates a block access request.
【0028】次に、主記憶装置24内の分散したアドレ
スに存在する複数エレメントをアクセスするランダムア
クセスについては、ロード命令及びストア命令のいずれ
についてもポートAアクセス要求発生部10Aとポート
Bアクセス要求発生部10Bの両方がランダムアクセス
要求を発生し、エレメントの若い順番にポートAからポ
ートBというように交互にランダムアクセス要求を発生
する。Next, with regard to random access for accessing a plurality of elements existing at distributed addresses in the main storage device 24, the port A access request generation section 10A and the port B access request generation Both units 10B generate random access requests, and generate random access requests alternately from port A to port B in ascending order of elements.
【0029】このランダムアクセスにはベクトル長=1
のアクセス命令も含まれており、ベクトル長1の場合に
は、そのとき空いてるポートA又はポートBアクセス要
求発生部10A,10Bに、最終エレメントであること
を示すファイナル信号Fを必ず付加したランダムアクセ
ス要求を発生する。アクセス要求順位決定部12はラン
ダムアクセス時のポートA及びポートBアクセス要求発
生部10A,10Bからのアクセス要求のエレメント順
序を保証するため、両方のランダムアクセス要求をロー
ドアクセス要求処理部14またはストアアクセス要求処
理部16に送る。このときポートAアクセス要求発生部
10Aのランダムアクセス要求に最終エレメントである
ことを示すファイナル信号Fが付加されたランダムアク
セス要求であれば、アクセス要求順位決定部12はポー
トBアクセス要求発生部10Bのアクセス要求に拘らず
ファイナル信号Fが付加されたポートAアクセス要求発
生部10Aのランダムアクセス要求を優先的にアクセス
要求処理部24に送る。For this random access, vector length = 1
If the vector length is 1, the final signal F indicating the last element is always added to the port A or port B access request generators 10A and 10B which are free at that time. Generate an access request. The access request order determination unit 12 loads both random access requests from the load access request processing unit 14 or the store access request in order to guarantee the element order of access requests from the port A and port B access request generation units 10A and 10B at the time of random access. The request is sent to the request processing unit 16. At this time, if the random access request is a random access request in which a final signal F indicating the last element is added to the random access request of the port A access request generation unit 10A, the access request rank determination unit 12 determines Regardless of the access request, the random access request of the port A access request generator 10A to which the final signal F is added is sent to the access request processor 24 with priority.
【0030】このようなベクトル処理装置におけるアク
セス制御方式に加え、本発明にあっては、ポートAアク
セス要求発生部10Aでベクトル長=1のストアアクセ
ス命令を認識した際に、このストアアクセス命令に基づ
いて発生するランダムアクセス要求に付加する最終エレ
メントであることを示すファイナル信号Fの付加を強制
的に抑止し、且つファイナル信号Fを付加したダミーア
クセス要求をそのときポートBで既に発生している先行
命令のアクセス要求の後ろに発生し、ベクトル長=1の
ストアアクセス命令を強制的にベクトル長=2のストア
アクセス命令に変更する操作を行う。In addition to such an access control method in the vector processing device, according to the present invention, when the port A access request generation unit 10A recognizes a store access instruction with a vector length = 1, the store access instruction is The addition of the final signal F indicating that this is the last element to be added to the random access request generated based on this is forcibly suppressed, and the dummy access request to which the final signal F is added has already been generated at the port B at that time. An operation that occurs after the access request of the preceding instruction and forcibly changes the store access instruction with the vector length = 1 to the store access instruction with the vector length = 2 is performed.
【0031】この処理によりベクトル長=1のストアア
クセス命令によりポートAアクセス要求発生部10Aで
ランダムアクセス要求を発生しても、先行ストアアクセ
ス命令Bによるアクセス要求により先に処理してしまう
ことを抑止し、ストアアクセス命令の順序を保証させ
る。具体的にはアクセス要求順位決定部12にあって
は、ポートAアクセス要求発生部10Aのファイナル信
号Fの付加が抑止されたランダムアクセス要求をストア
アクセス要求処理部16に送る際に、ダミーアクセス要
求が発生されたことを条件にストアアクセス要求処理部
16への送出を抑止する。By this processing, even if a random access request is generated in the port A access request generator 10A by a store access instruction with a vector length = 1, the processing is prevented from being processed earlier by an access request by a preceding store access instruction B. Then, the order of the store access instructions is guaranteed. Specifically, the access request rank determining unit 12 transmits a dummy access request to the store access request processing unit 16 when sending the random access request in which the addition of the final signal F of the port A access request generating unit 10A is suppressed to the store access request processing unit 16. Is inhibited from being sent to the store access request processing unit 16 on condition that an error has occurred.
【0032】このポートAアクセス要求発生部10Aの
ランダムアクセス要求の送出を抑止している間に、ポー
トBアクセス要求発生部10Bの先行するブロックアク
セス要求が優先的にストアアクセス要求処理部16に送
出される。アクセス要求順位決定部12はポートBアク
セス要求発生部10Bにダミーアクセス要求が表われる
と、それまで送出を抑止していたポートAアクセス要求
発生部10Aのランダムアクセス要求をストアアクセス
要求処理部16に送る。While the transmission of the random access request from the port A access request generator 10A is suppressed, the preceding block access request from the port B access request generator 10B is transmitted to the store access request processor 16 with priority. Is done. When a dummy access request appears in the port B access request generation unit 10B, the access request rank determination unit 12 sends the random access request of the port A access request generation unit 10A, which has been suppressed until then, to the store access request processing unit 16. send.
【0033】これによって、先行するストアアクセス命
令によるブロックアクセス要求と後続するベクトル長=
1のストアアクセス命令によるランダムアクセス要求の
順序が維持され、ストアアクセス命令の命令順序を保証
することができる。更に、ポートBアクセス要求発生部
10Bからはアクセス要求順位決定部12を介してダミ
ーアクセス要求がストアアクセス要求処理部16に送ら
れてくるが、ストアアクセス要求処理部16にあっては
ダミーアクセス要求であることを認識し、このダミーア
クセス要求については何らの処理も行なわず、主記憶装
置24に対するダミーアクセス要求の処理は無効とな
る。Thus, the block access request by the preceding store access instruction and the subsequent vector length =
The order of the random access requests by one store access instruction is maintained, and the order of the store access instructions can be guaranteed. Further, a dummy access request is sent from the port B access request generation unit 10B to the store access request processing unit 16 via the access request order determination unit 12, and the storage access request processing unit 16 Therefore, no processing is performed on the dummy access request, and the processing of the dummy access request to the main storage device 24 becomes invalid.
【0034】次に図3〜図7を参照して図2の実施例の
動作を詳細に説明する。図3はポートAアクセス要求発
生部10Aでベクトル長=1のストアアクセス命令Aが
認識された状態を示しており、ポートAアクセス要求発
生部10Aは最終エレメントであることを示すファイナ
ル信号Fの付加せずにランダムアクセス要求「SA 1 」
を発生する。Next, the operation of the embodiment of FIG. 2 will be described in detail with reference to FIGS. FIG. 3 shows a state in which the store access instruction A with a vector length of 1 is recognized by the port A access request generator 10A, and the port A access request generator 10A adds a final signal F indicating that it is the last element. random access request without "S A 1"
Occurs.
【0035】このときポートBアクセス要求発生部10
Bには先行するベクトル長=2のストアアクセス命令B
により発生したブロックアクセス要求「SB 1 」「F S
B 2」が既に発生されており、その後にファイナル信号
Fを付加したダミーアクセス要求「F SA 1 」を発生さ
せる。続いて図4に示すように、ポートAアクセス要求
発生部10Aに発生したランダムアクセス要求「SA
1 」及びポートBアクセス要求部10Bに発生したアク
セス要求「SB 1 」はアクセス要求順位決定部12に送
出されるが、アクセス要求順位決定部12はポートAア
クセス要求発生部10Aでベクトル長1のストアアクセ
ス命令Aが与えられたことを認識し、ランダムアクセス
要求「SA 1 」のストアアクセス要求処理部16に対す
る送出を待ち状態とする。At this time, the port B access request generator 10
B is a preceding store access instruction B having a vector length = 2
Block access request generated by "S B 1", "F S
B 2 "has already been generated, and then to cause generating a dummy access request added with the final signal F" F S A 1 ". Subsequently, as shown in FIG. 4, the random access request “S A generated in the port A access request generator 10A is generated.
1 ”and the access request“ S B 1 ”generated by the port B access request unit 10B are sent to the access request rank determination unit 12, and the access request rank determination unit 12 transmits the vector length 1 to the port A access request generation unit 10A. , And waits for transmission of the random access request “S A 1 ” to the store access request processing unit 16.
【0036】このためポートBアクセス要求部10Bに
発生したアクセス要求「SB 1 」のみがストアアクセス
処理部16に送られて処理される。続いてポートBアク
セス要求発生部10Bに発生しているブロックアクセス
要求「F SB 2 」の順番に順次ストアアクセス要求処理
部16に送出され、先行するアクセスストア命令による
アクセス要求をの処理が済む。Therefore, only the access request “S B 1 ” generated in the port B access request section 10 B is sent to the store access processing section 16 and processed. It is subsequently delivered to the port B access request generating unit 10B in those blocks access request generated "F S B 2" sequentially sequential store access request processing unit 16 of the need advanced processing of the access request by accessing store instruction that .
【0037】このため図5に示すように、ポートBアク
セス要求発生部10Bにダミーアクセス要求「F SA
1 」が表われ、このときアクセス要求順位決定部12は
ダミーアクセス要求「F SA 1 」を認識し、待ち状態に
しているランダムアクセス要求「SA 1 」をストアアク
セス処理部16に送出して処理を行なう。最終的に、図
6に示すようにポートBアクセス要求発生部10Bに発
生したダミーアクセス要求「F SA 1 」がアクセス要求
順位決定部12を介してストアアクセス要求処理部16
に送られるが、ストアアクセス要求処理部16にあって
はポートAアクセス要求発生部10Aにベクトル長=1
のストアアクセス命令Aが与えられるという特定条件を
認識し、ダミーアクセス要求「F SA 1 」については何
の処理も行なわず、ダミーアクセス要求「F SA 1 」に
よる主記憶装置24に対するアクセスは無効とされる。As shown in FIG. 5 for the dummy access request to the port B access request generating section 10B "F S A
At this time, the access request rank determining unit 12 recognizes the dummy access request “ FS A 1 ” and sends the waiting random access request “S A 1 ” to the store access processing unit 16. Process. Finally, as shown in FIG. 6, the dummy access request “ FS A 1 ” generated in the port B access request generation unit 10 B is transmitted to the store access request processing unit 16 via the access request order determination unit 12.
In the store access request processing section 16, the port A access request generation section 10A sends the vector length = 1.
Recognizes a specific condition that store access instruction A of given dummy access request "F S A 1" without any processing for, access to the dummy access request "F S A 1" by the main storage device 24 Invalidated.
【0038】図7は図2のアクセス要求発生部10の具
体的な実施例を示した実施例構成図である。図7におい
て、アクセス要求発生部10はアドレス発生制御部2
6、アドレス発生部28、スタック制御部30及びアク
セス要求スタック部32で構成される。FIG. 7 is a block diagram of an embodiment showing a specific embodiment of the access request generator 10 of FIG. In FIG. 7, the access request generation unit 10 is the address generation control unit 2
6, an address generation unit 28, a stack control unit 30, and an access request stack unit 32.
【0039】アクセス要求発生部10は命令制御部20
よりアクセス命令に基づく起動信号を受けることにより
命令アドレスを作成し、アクセス要求順位決定部12に
対しアクセス要求を発生する。このようなアクセス要求
発生部10につき本発明のアクセス制御方式において
は、アドレス発生制御部26がアクセス命令がランダム
ストア命令で且つベクトル長=1となる特定の条件を検
出すると、最終アクセス要求であることを示すファイナ
ル信号Fをランダムアクセス要求に付加するのを抑止し
てアクセス要求スタック部32にランダムアクセス要求
を格納する。The access request generator 10 is provided with an instruction controller 20
An instruction address is created by receiving a start signal based on an access instruction, and an access request is issued to the access request order determination unit 12. In the access control method according to the present invention, such an access request generation unit 10 determines that the access request is a final access request when the address generation control unit 26 detects a specific condition that the access instruction is a random store instruction and the vector length = 1. The random access request is stored in the access request stack unit 32 while the addition of the final signal F indicating this to the random access request is suppressed.
【0040】同時に、ポートB側のアクセス要求の発生
については、ダミーのランダムアクセスを発生するため
に発生されたアドレスの有効性を示す信号をスタック制
御部20に送り、同時にファイナル信号を発して送るこ
とでポートB側のアクセス要求スタック部32にファイ
ナル信号Fを付加したダミーのランダムアクセス要求を
格納する。At the same time, regarding the generation of the access request on the port B side, a signal indicating the validity of the address generated for generating the dummy random access is sent to the stack control unit 20, and at the same time, a final signal is issued and sent. Thus, a dummy random access request with the final signal F added is stored in the access request stack unit 32 on the port B side.
【0041】図8は図2のロードアクセス要求処理部1
4及びストアアクセス要求処理部16としての機能を備
えたアクセス要求処理部18の具体的な実施例構成図で
ある。図8において、アクセス要求処理部18はアクセ
ス要求処理制御部34、ベクトルレジスタ36、マスク
レジスタ38、マスクデータレジスタ40、アラインI
D生成部42及びデータアライン部44で構成される。FIG. 8 shows the load access request processing unit 1 shown in FIG.
4 is a specific example configuration diagram of an access request processing unit 18 having a function as a storage access request processing unit 4 and a store access request processing unit 16; FIG. 8, the access request processing unit 18 includes an access request processing control unit 34, a vector register 36, a mask register 38, a mask data register 40, an align I
It comprises a D generator 42 and a data aligner 44.
【0042】アクセス要求処理制御部34は命令制御部
20より起動信号を受けることによりベクトルレジスタ
36からのデータを読み出し、同時にマスクレジスタ3
8からの参照マスクデータをマスクデータレジスタ40
に読み出し、更にアラインID生成部42及びデータア
ラインブ44によるアライン回路部の制御を行なう。本
発明のアクセス制御方式にあっては、アクセス要求処理
制御部34がベクトル長=1のランダムアクセスを行う
ストアアクセス命令のランダムアクセス要求をポートA
アクセス要求発生部10Aで発生するという特定条件を
検出すると、アクセス要求順位決定部12を介してダミ
ーアクセス要求を受けて対応する参照マスクデータをマ
スクレジスタ38から読み出す時に、この参照マスクデ
ータのエレメントを強制的に0とする。The access request processing control unit 34 receives the start signal from the instruction control unit 20, reads out the data from the vector register 36, and simultaneously reads the data from the mask register 3.
8 is transferred to the mask data register 40.
And the alignment circuit unit is controlled by the align ID generating unit 42 and the data aligning unit 44. In the access control method of the present invention, the access request processing control unit 34 sends a random access request of a store access instruction for performing a random access with a vector length = 1 to the port A.
When the specific condition that the request is generated by the access request generation unit 10A is detected, when the corresponding reference mask data is read from the mask register 38 in response to the dummy access request via the access request rank determination unit 12, the element of the reference mask data is deleted. Forced to 0.
【0043】アラインID生成部42にあっては、マス
クデータレジスタ40に読み出されたマスクレジスタ3
8からの参照マスクデータのエレメントが0であればデ
ータアライン部44に対し無効信号を送る。このため、
ダミーアクセス要求を受けても、このときベクトルレジ
スタ36に格納されているデータが主記憶装置20に格
納されてしまうことは抑止される。In the align ID generating section 42, the mask register 3 read into the mask data register 40
If the element of the reference mask data from 8 is 0, an invalid signal is sent to the data alignment unit 44. For this reason,
Even if a dummy access request is received, the data stored in the vector register 36 at this time is prevented from being stored in the main storage device 20.
【0044】尚、上記の実施例はアクセス要求発生部を
ポートAとポートBの2つに分けた場合を例にとるもの
であったが、更にアクセス要求処理を高速化するため、
3ポート以上設けた場合にも、本発明のアクセス制御方
式をそのまま適用することができる。In the above embodiment, the access request generator is divided into two parts, port A and port B. However, in order to further speed up the access request processing,
Even when three or more ports are provided, the access control method of the present invention can be applied as it is.
【0045】[0045]
【発明の効果】以上説明してきたように本発明によれ
ば、ベクトル長=1のランダムアクセス命令を特定ポー
トで検出した際に他方のポートにダミーアクセス要求を
発生させテベクトル長=2に変更させるという簡単な処
理により、先行するブロックアクセス命令のアクセス要
求に対する処理順序を保証することができ、2つのポー
ト間での監視制御は不要であることから制御が簡単で命
令順序を保証した高速のアクセス制御ができる。As described above, according to the present invention, when a random access instruction having a vector length = 1 is detected at a specific port, a dummy access request is issued to the other port and the vector length is changed to 2. , The processing order for the access request of the preceding block access instruction can be guaranteed, and monitoring and control between the two ports is unnecessary. Can control.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明の原理説明図FIG. 1 is a diagram illustrating the principle of the present invention.
【図2】本発明の実施例構成図FIG. 2 is a configuration diagram of an embodiment of the present invention.
【図3】図2のアクセス制御の動作説明図FIG. 3 is an operation explanatory diagram of the access control of FIG. 2;
【図4】図2のアクセス制御の動作説明図(続き)FIG. 4 is an explanatory diagram of the operation of the access control of FIG. 2 (continued)
【図5】図2のアクセス制御の動作説明図(続き)FIG. 5 is an explanatory diagram of the operation of the access control of FIG. 2 (continued)
【図6】図2のアクセス制御の動作説明図(続き)FIG. 6 is an explanatory diagram of the operation of the access control in FIG. 2 (continued)
【図7】図2のアクセス要求発生部の実施例構成図FIG. 7 is a configuration diagram of an embodiment of an access request generator of FIG. 2;
【図8】図2のアクセス要求処理部の実施例構成図8 is a configuration diagram of an embodiment of an access request processing unit in FIG. 2;
【図9】従来方式の構成図FIG. 9 is a configuration diagram of a conventional system.
【図10】従来のアクセス制御の動作説明図FIG. 10 is an explanatory diagram of an operation of a conventional access control.
10:アクセス要求発生部 10A:第1アクセス要求発生部(ポートAアクセス要
求発生部) 10B:第2アクセス要求発生部(ポートBアクセス要
求発生部) 12:アクセス要求順位決定部 14:ロードアクセス要求処理部 16:ストアアクセス要求処理部 18:アクセス要求処理部 20:命令制御部 22:主記憶制御装置 24:主記憶装置 26:アドレス発生制御部 28:アドレス発生部 30:スタック制御部 32:アクセス要求スタック部 34:アクセス要求処理制御部 36:ベクトルレジスタ 38:マスクレジスタ 40:マスクデータレジスタ 42:アラインID生成部 44:データアライン部10: access request generator 10A: first access request generator (port A access request generator) 10B: second access request generator (port B access request generator) 12: access request rank determining unit 14: load access request Processing unit 16: Store access request processing unit 18: Access request processing unit 20: Instruction control unit 22: Main storage control device 24: Main storage device 26: Address generation control unit 28: Address generation unit 30: Stack control unit 32: Access Request stack unit 34: Access request processing control unit 36: Vector register 38: Mask register 40: Mask data register 42: Align ID generation unit 44: Data alignment unit
フロントページの続き (56)参考文献 特開 平2−19945(JP,A) 特開 昭51−48937(JP,A) 特開 昭60−215258(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 12/06 540 G06F 12/00 571 G06F 17/16 Continuation of the front page (56) References JP-A-2-19945 (JP, A) JP-A-51-48937 (JP, A) JP-A-60-215258 (JP, A) (58) Fields investigated (Int .Cl. 7 , DB name) G06F 12/06 540 G06F 12/00 571 G06F 17/16
Claims (3)
対するストアアクセス要求を発生する少なくとも2つの
第1及び第2アクセス要求発生部と、 該第1及び第2アクセス要求発生部で発生した2以上の
ストアアクセス要求の処理順序を決定するアクセス要求
順位決定部と、 該アクセス要求順位決定部の決定順序に従ったストアア
クセス要求を受けて主記憶装置に対するストアアクセス
を実行するアクセス要求処理部とを備え、 ストアアクセス命令を受けた際に、主記憶装置内に連続
して存在する複数データを順番にアクセスするブロック
アクセス要求については前記第2アクセス要求発生部の
みからそのアクセス要求を前記アクセス要求処理部に送
り、 主記憶装置内に分散して存在する複数データを順番にア
クセスするランダムアクセス要求については前記第1及
び第2アクセス要求発生部の両方のアクセス要求をアク
セス要求処理部に送り、前記第1アクセス要求発生部の
アクセス要求に最終エレメントを示すファイナル信号が
含まれていたとき、前記第2アクセス要求発生部からの
アクセス要求に係わらず前記第1アクセス要求発生部か
らのアクセス要求を優先して前記アクセス要求処理部に
送出するようにしたアクセス制御方式に於いて、 先行するストアアクセス命令により前記第2アクセス要
求発生部でブロックアクセス要求を発生し、該先行命令
に後続するストアアクセス命令により前記第1アクセス
要求発生部で1データ長のランダムアクセス要求を発生
する場合に、該第1アクセス要求発生部で発生するラン
ダムアクセス要求に対する最終データを示すファイナル
信号の付加を抑止すると共に、前記第2アクセス要求発
生部にファイナル信号を付加したダミーアクセス要求を
発生させ、 前記アクセス要求順位決定部は前記1データ長のランダ
ムアクセス要求を受けた際に該1データ長のランダムア
クセス要求を待ち状態として先行命令を処理した後、前
記ダミーアクセス要求が得られたときに前記1データ長
のランダムアクセス要求を前記アクセス要求処理部へ送
出することを特徴とするアクセス制御方式。At least two first and second access request generators for generating a store access request to a main storage device in response to a store access command, and at least two of the first and second access request generators generated by the first and second access request generators An access request rank determining unit that determines the processing order of the store access requests of the above, and an access request processing unit that executes a store access to the main storage device in response to a store access request according to the determination order of the access request rank determining unit. When a store access instruction is received, a block access request for sequentially accessing a plurality of data continuously present in the main storage device is processed by the access request processing unit only from the second access request generation unit. Unit, and accesses the multiple data distributed in the main memory in order. When the access request of both the first and second access request generators is sent to the access request processor, the access request of the first access request generator includes a final signal indicating the last element. In an access control method wherein an access request from the first access request generation unit is sent to the access request processing unit with priority, regardless of an access request from the second access request generation unit. In the case where a block access request is generated in the second access request generation unit by a store access instruction and a random access request of one data length is generated in the first access request generation unit by a store access instruction subsequent to the preceding instruction, A file indicating final data for a random access request generated by the first access request generation unit. While inhibiting the addition of null signals, it said the second access request generating unit to generate a dummy access request added with the final signal, the access request priority order determination unit said when receiving a random access request of the first data length After processing a preceding instruction while waiting for a random access request of one data length, the random access request of one data length is sent to the access request processing unit when the dummy access request is obtained. Access control method.
て、 前記アクセス要求処理部は、前記第2アクセス要求発生
部で発生したダミーアクセス要求を受けた際には、該ダ
ミーアクセス要求の実行を抑止することを特徴とするア
クセス制御方式。2. The access control system according to claim 1, wherein said access request processing unit executes said dummy access request when receiving a dummy access request generated by said second access request generation unit. An access control method characterized by suppressing the above.
て、 前記アクセス要求処理部は、アクセス要求発生部でダミ
ーアクセス要求に付加した無効フラグを受け取ることに
より、ダミーアクセス要求の実行を抑止することを特徴
とするアクセス制御方式。3. The access control method according to claim 1, wherein the access request processing unit suppresses execution of the dummy access request by receiving an invalid flag added to the dummy access request by the access request generation unit. An access control method characterized in that:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20925891A JP3211267B2 (en) | 1991-08-21 | 1991-08-21 | Access control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20925891A JP3211267B2 (en) | 1991-08-21 | 1991-08-21 | Access control method |
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Publication Number | Publication Date |
---|---|
JPH0546472A JPH0546472A (en) | 1993-02-26 |
JP3211267B2 true JP3211267B2 (en) | 2001-09-25 |
Family
ID=16569978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP20925891A Expired - Fee Related JP3211267B2 (en) | 1991-08-21 | 1991-08-21 | Access control method |
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JP (1) | JP3211267B2 (en) |
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1991
- 1991-08-21 JP JP20925891A patent/JP3211267B2/en not_active Expired - Fee Related
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