JPS5950693A - 時分割交換方式 - Google Patents
時分割交換方式Info
- Publication number
- JPS5950693A JPS5950693A JP16131782A JP16131782A JPS5950693A JP S5950693 A JPS5950693 A JP S5950693A JP 16131782 A JP16131782 A JP 16131782A JP 16131782 A JP16131782 A JP 16131782A JP S5950693 A JPS5950693 A JP S5950693A
- Authority
- JP
- Japan
- Prior art keywords
- time division
- circuit
- channel
- data
- transmitted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は時分割交換方式、特に符号化された音声情報を
伝送する入チャネルおよび出チャネル相互を交換する時
分割交換機における時分割交換方式に関す。
伝送する入チャネルおよび出チャネル相互を交換する時
分割交換機における時分割交換方式に関す。
（ｂｌ 従来技術と問題点
第１図はこの種時分割交換機における従来ある時分割交
換方式の一例を示す図である。第１図において、電話装
置から送出されるアナログ形式の音声情報は、アナログ
ディジタル変換回路ＣＯＤにより８キロヘルツ周期で標
本化された後、８ビツトから構成されるＰＣＭ符号に変
換され、毎秒６４キロビツトの伝送容量を有する大チャ
ネルＣＨＩを介して多重化回路ＭＰＸＩに伝達される。
換方式の一例を示す図である。第１図において、電話装
置から送出されるアナログ形式の音声情報は、アナログ
ディジタル変換回路ＣＯＤにより８キロヘルツ周期で標
本化された後、８ビツトから構成されるＰＣＭ符号に変
換され、毎秒６４キロビツトの伝送容量を有する大チャ
ネルＣＨＩを介して多重化回路ＭＰＸＩに伝達される。
多重化回路ＭＰＸＩは、各人チャネルＣＨＩから伝達さ
れるＰＣＭ符号を時分割多重化し、入ハイウェイＨＷＩ
の各タイムスロットＴＳにより並列符号形式で通話路メ
モリＳＰＭに伝達する。
れるＰＣＭ符号を時分割多重化し、入ハイウェイＨＷＩ
の各タイムスロットＴＳにより並列符号形式で通話路メ
モリＳＰＭに伝達する。
通話路メモリＳＰＭは各アドレス１ビツトの記憶容量を
有するメモリ単位ＭＵＯ乃至ＭＵ７から構成され、前記
入ハイウェイＨＷＩのタイムスロットＴＳに同期して歩
進する計数回路ＣＮＴｌから選択回路５ＲＬＬを介して
供給される書込みアドレスに従い、入ハイウェイＨＷＩ
から各タイムスロッＩ−ＴＳにより順次伝達されるＰＣ
Ｍ符号を構成する各ビットを、通話路メモリＳＰＭの各
メモリ単位ＭＵＯ乃至ＭＵ７に１ビット宛並列に書込む
。一方通話制御情報保持メモリＣＭ１には、図示されぬ
中央制御装置ＣＣから選択回路５ＥＬ２を介して指示さ
れる書込みアドレスに、通話路メモリＳＰＭの読出しア
ドレスが格納されており、該続出しアドレスは前記タイ
ムスロットＴＳに同期して歩進する計数回路ＣＮＴ２か
ら選択回路５ＥＬ２を介して供給される読出しアドレス
により順次読出されて、選択回路５ＥＬ１を介して通話
路メモリＳＰＭに供給される。その結果各メモリ単位Ｍ
ＵＯ乃至ＭＵ７の各アドレスに書込まれたＰＣＭ符号は
、通話制御情報保持メモリＣＭＩから順次供給される読
出しアドレスに従って並列に読出され、出ハイウェイＨ
Ｗ２の各タイムスロッ１− Ｔ Ｓを介して多重分離回
路ＤＭＰＸＩに伝達される。通話路メモリＳＰＭにおけ
る各タイムスロソ）ＴＳ内の書込時間領域Ｔｗおよび読
出時間領域Ｔｒは、第２図に示される。多重分離回路Ｄ
ＭＰＸＩは、出ハイウェイＨＷ２の各タイムスロソ）Ｔ
Ｓにより順次伝達されるＰＣＭ符号を分離し、毎秒６４
キロビツトの伝送容量を有する出チャネルＣＨ２を介し
て各ディジタルアナログ変換回路ＤＥＣに分配する。デ
ィジタルアナログ変換回路ＤＥＣは受信したＰＣＭ符号
をアナログ形式の音声情報に復元した後、電話戴置に伝
達する。
有するメモリ単位ＭＵＯ乃至ＭＵ７から構成され、前記
入ハイウェイＨＷＩのタイムスロットＴＳに同期して歩
進する計数回路ＣＮＴｌから選択回路５ＲＬＬを介して
供給される書込みアドレスに従い、入ハイウェイＨＷＩ
から各タイムスロッＩ−ＴＳにより順次伝達されるＰＣ
Ｍ符号を構成する各ビットを、通話路メモリＳＰＭの各
メモリ単位ＭＵＯ乃至ＭＵ７に１ビット宛並列に書込む
。一方通話制御情報保持メモリＣＭ１には、図示されぬ
中央制御装置ＣＣから選択回路５ＥＬ２を介して指示さ
れる書込みアドレスに、通話路メモリＳＰＭの読出しア
ドレスが格納されており、該続出しアドレスは前記タイ
ムスロットＴＳに同期して歩進する計数回路ＣＮＴ２か
ら選択回路５ＥＬ２を介して供給される読出しアドレス
により順次読出されて、選択回路５ＥＬ１を介して通話
路メモリＳＰＭに供給される。その結果各メモリ単位Ｍ
ＵＯ乃至ＭＵ７の各アドレスに書込まれたＰＣＭ符号は
、通話制御情報保持メモリＣＭＩから順次供給される読
出しアドレスに従って並列に読出され、出ハイウェイＨ
Ｗ２の各タイムスロッ１− Ｔ Ｓを介して多重分離回
路ＤＭＰＸＩに伝達される。通話路メモリＳＰＭにおけ
る各タイムスロソ）ＴＳ内の書込時間領域Ｔｗおよび読
出時間領域Ｔｒは、第２図に示される。多重分離回路Ｄ
ＭＰＸＩは、出ハイウェイＨＷ２の各タイムスロソ）Ｔ
Ｓにより順次伝達されるＰＣＭ符号を分離し、毎秒６４
キロビツトの伝送容量を有する出チャネルＣＨ２を介し
て各ディジタルアナログ変換回路ＤＥＣに分配する。デ
ィジタルアナログ変換回路ＤＥＣは受信したＰＣＭ符号
をアナログ形式の音声情報に復元した後、電話戴置に伝
達する。
以上により、任意の電話戴置からの音声情報を伝達する
大チャネルＣＨＩは、任意の電話戴置に至る出チャネル
ＣＨ２に交換接続される。
大チャネルＣＨＩは、任意の電話戴置に至る出チャネル
ＣＨ２に交換接続される。
かかる時分割交換機により、前記音声情報より低速（例
えば毎秒８キロビツト）のデータを伝送するデータ端末
ＤＴ相互を交換接続する為には、各データ端末ＤＴにそ
れぞれ前記入チャネルＣＨＩおよび出チャネルＣＨ２を
１チャネル宛割当て、多重化回路ＭＰＸおよび多重分離
回路ＤＭＰＸに収容する。その結果各データ端末ＤＴは
、電話戴置と同様に交換接続される。
えば毎秒８キロビツト）のデータを伝送するデータ端末
ＤＴ相互を交換接続する為には、各データ端末ＤＴにそ
れぞれ前記入チャネルＣＨＩおよび出チャネルＣＨ２を
１チャネル宛割当て、多重化回路ＭＰＸおよび多重分離
回路ＤＭＰＸに収容する。その結果各データ端末ＤＴは
、電話戴置と同様に交換接続される。
以上の説明から明らかな如く、従来ある時分割交換方式
においては、それぞれ毎秒６４キロビツトの伝送容量を
有する各人チャネルＣＨＩおよび出チャネルＣＨ２単位
の交換接続のみが可能である為、例えば毎秒８キロビツ
トの伝送速度を有するデータ端末ＤＴ相互を交換接続す
る場合にも、各データ端末ＤＴにそれぞれ人チャネルＣ
ＨＩおよび出チャネルＣＨ２を割当てる必要が有り、当
該時分割交換機の伝送能力を有効に利用出来ず、収容回
線数も減少する欠点が有った。
においては、それぞれ毎秒６４キロビツトの伝送容量を
有する各人チャネルＣＨＩおよび出チャネルＣＨ２単位
の交換接続のみが可能である為、例えば毎秒８キロビツ
トの伝送速度を有するデータ端末ＤＴ相互を交換接続す
る場合にも、各データ端末ＤＴにそれぞれ人チャネルＣ
ＨＩおよび出チャネルＣＨ２を割当てる必要が有り、当
該時分割交換機の伝送能力を有効に利用出来ず、収容回
線数も減少する欠点が有った。
（Ｃ） 発明の目的
本発明の目的は、前述の如き従来ある時分割交換方式の
欠点を除去し、低速のデータ回線を収容する場合にも時
分割交換機の伝送能力を有効に利用可能な時分割交換方
式を実現することに在る。
欠点を除去し、低速のデータ回線を収容する場合にも時
分割交換機の伝送能力を有効に利用可能な時分割交換方
式を実現することに在る。
（ｄ） 発明の構成
この目的は、符号化された音声情報を伝送する入チャネ
ルおよび出チャネル相互を交換する時分割交換機におい
て、前記入チャネルおよび出チャネルに前記音声情報よ
り低速のデータを伝送する複数のデータ回線をビット対
応に収容する手段と、任意の前記入チャネルを構成する
各ビットを任意の前記出チャネルを構成する任意のビッ
トに中央制御装置の交換制御指示により交換接続する時
分割スイッチとを設け、前記入チャネルおよび出チャネ
ルに収容する任意の前記データ回線相互を接続可能とす
ることにより達成される。
ルおよび出チャネル相互を交換する時分割交換機におい
て、前記入チャネルおよび出チャネルに前記音声情報よ
り低速のデータを伝送する複数のデータ回線をビット対
応に収容する手段と、任意の前記入チャネルを構成する
各ビットを任意の前記出チャネルを構成する任意のビッ
トに中央制御装置の交換制御指示により交換接続する時
分割スイッチとを設け、前記入チャネルおよび出チャネ
ルに収容する任意の前記データ回線相互を接続可能とす
ることにより達成される。
（ｅｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第３図は本発明の一実施例による時分割交換方式を示す
図であり、第４図は第３図における通話路メモリの書込
および続出時間領域の一例を示す図である。なお、全図
を通じて同一符号は同一対象物を示す。第３図において
は、それぞれ毎秒８キロビツトのデータを伝送するデー
タ端末ＤＴａ乃至ＤＴｈは、多重化回路ＭＰＸ２を介し
て多重化回路ＭＰＸＩに収容され、また多重分離回路Ｄ
ＭＰＸ２を介して多重分離回路ＤＭＰＸＩに収容される
。多重化回路ＭＰＸ２は、各データ端末ＤＴａ乃至ＤＴ
ｈから伝送されるデータを時分割多重化して８ビツトの
ＰＣＭ符号を構成し、毎秒６４キロビツトの伝送容量を
有する入チャネルＣＨＩを介して多重化回路ＭＰＸＩに
伝達する。多重化回路ＭＰＸＩは、第１図におけると同
様に各人ヂャネルｃ ｒ−ｉ ｉから伝送されるＰＣＭ
符号を時分割多重化し、入ハイウェイＨＷＩを介して通
話路メモリＳＰＭの各メモリ単位ＭＵＯ乃至ＭＵ７４こ
伝達する。各メモリ単位ＭＵＯ乃至ＭＵ７のイネーブル
端子ＣＥＯ乃至ＣＥ７には、計数回路ＣＮＴ１から選択
回路ＳＥＬ １を介して伝達される書込みアドレスに同
期してイネーブル信号がゲートＧＯ乃至Ｇ７を介して同
時に入力される為、大ハイウェイＨＷＩの各タイムスロ
ットＴＳにより順次伝達されるＰＣ１ｖ’ｌ符号を構成
する各ピッ１−は、メモリ単位ＭＵＯ乃至ＭＵ７に１ビ
ット宛並列に書込まれる。一方通話制御情報保持メモｌ
ＪｃＭ２は通話路メモリＳＰＭの８倍のアドレ゛スを有
し、図示されぬ中央制御装置ＣＣから選択回路Ｓ Ｅ
Ｔ、、 １を介して指定されるアドレスに、通話路メモ
リＳＰＭの読出しアドレスおよび該アドレスに格納され
ているＰＣＭ符号を構成する８ビツトの中の読出しビッ
トを指定するビット番号を格納する。通話制御情報保持
メモｌＪｃＭ２の各アドレスに格納されている通話路メ
モリＳＰＭの読出しアドレスおよびビット番号は、大ハ
イウェイＨＷＩの各タイムスロソｌ−Ｔ Ｓの８倍の速
度で歩進する計数回路ＣＮＴ３により順次読出され、通
話路メモリＳＰＭの読出しアドレスは第１図におけると
同様に、選択回路ＳＥＬ １を介して通話路メモリＳＰ
Ｍの各メモリ単位ＭＵＯ乃至ＭＵ７に伝達され、またビ
ット番号は符号変換回路ＤＣＲに伝達される。
図であり、第４図は第３図における通話路メモリの書込
および続出時間領域の一例を示す図である。なお、全図
を通じて同一符号は同一対象物を示す。第３図において
は、それぞれ毎秒８キロビツトのデータを伝送するデー
タ端末ＤＴａ乃至ＤＴｈは、多重化回路ＭＰＸ２を介し
て多重化回路ＭＰＸＩに収容され、また多重分離回路Ｄ
ＭＰＸ２を介して多重分離回路ＤＭＰＸＩに収容される
。多重化回路ＭＰＸ２は、各データ端末ＤＴａ乃至ＤＴ
ｈから伝送されるデータを時分割多重化して８ビツトの
ＰＣＭ符号を構成し、毎秒６４キロビツトの伝送容量を
有する入チャネルＣＨＩを介して多重化回路ＭＰＸＩに
伝達する。多重化回路ＭＰＸＩは、第１図におけると同
様に各人ヂャネルｃ ｒ−ｉ ｉから伝送されるＰＣＭ
符号を時分割多重化し、入ハイウェイＨＷＩを介して通
話路メモリＳＰＭの各メモリ単位ＭＵＯ乃至ＭＵ７４こ
伝達する。各メモリ単位ＭＵＯ乃至ＭＵ７のイネーブル
端子ＣＥＯ乃至ＣＥ７には、計数回路ＣＮＴ１から選択
回路ＳＥＬ １を介して伝達される書込みアドレスに同
期してイネーブル信号がゲートＧＯ乃至Ｇ７を介して同
時に入力される為、大ハイウェイＨＷＩの各タイムスロ
ットＴＳにより順次伝達されるＰＣ１ｖ’ｌ符号を構成
する各ピッ１−は、メモリ単位ＭＵＯ乃至ＭＵ７に１ビ
ット宛並列に書込まれる。一方通話制御情報保持メモｌ
ＪｃＭ２は通話路メモリＳＰＭの８倍のアドレ゛スを有
し、図示されぬ中央制御装置ＣＣから選択回路Ｓ Ｅ
Ｔ、、 １を介して指定されるアドレスに、通話路メモ
リＳＰＭの読出しアドレスおよび該アドレスに格納され
ているＰＣＭ符号を構成する８ビツトの中の読出しビッ
トを指定するビット番号を格納する。通話制御情報保持
メモｌＪｃＭ２の各アドレスに格納されている通話路メ
モリＳＰＭの読出しアドレスおよびビット番号は、大ハ
イウェイＨＷＩの各タイムスロソｌ−Ｔ Ｓの８倍の速
度で歩進する計数回路ＣＮＴ３により順次読出され、通
話路メモリＳＰＭの読出しアドレスは第１図におけると
同様に、選択回路ＳＥＬ １を介して通話路メモリＳＰ
Ｍの各メモリ単位ＭＵＯ乃至ＭＵ７に伝達され、またビ
ット番号は符号変換回路ＤＣＲに伝達される。
符号変換回路ＤＣＲは伝達されたビット番号に対応する
メモリ単位ＭＵＯ乃至ＭＵ７の１個を選択し、ゲートＧ
Ｏ乃至Ｇ７を介してイネーブル信号を伝達する。従って
、選択されたメモリ単位ＭＵＯ乃至ＭＵ７の、通話制御
情報保持メモリＣＭ２から選択回路Ｓ Ｅ Ｌ １を介
して供給される読出しアドレスに書込まれている１ビッ
トが続出され、直並列変換回路ＳＰに伝達される。各タ
イムスロソｌ−Ｔ Ｓにおける通話路メモリＳＰＭＯ書
込時間領域Ｔｗおよび続出時間領域Ｔｒは、第４図に示
される。直並列変換回路ＳＰは、メモリ単位ＭＵ０乃至
ＭＵ７から順次読出された８ビットを並列のＰＣＭ符号
に変換した後、大ハイウェイＨＷＩと同様のタイムスロ
ット速度を有する出ハイウェイＨＷ ２を介して多重分
離回路ＤＭＰＸＩに伝達する。多重分離回路ＤＭＰＸＩ
は、出ハイウェイＨＷ ２の各タイムスロットＴＳによ
り順次伝達されるＰＣＭ符号を分離し、出チャネルＣＨ
２を介してディジタルアナログ変換回路ＤＥＣまたは多
重分離回路ＤＭＰＸ２に伝達する。多重分離回路ＤＭＰ
Ｘ２は、出チャネルＣＨ２から毎秒６４キロビツトの伝
送速度で伝達されるＰＣＭ符号を分離し、毎秒８キロビ
ツトの伝送速度を有するデータとして各データ端末ＤＴ
ａ乃至ＤＴｈに伝達する。
メモリ単位ＭＵＯ乃至ＭＵ７の１個を選択し、ゲートＧ
Ｏ乃至Ｇ７を介してイネーブル信号を伝達する。従って
、選択されたメモリ単位ＭＵＯ乃至ＭＵ７の、通話制御
情報保持メモリＣＭ２から選択回路Ｓ Ｅ Ｌ １を介
して供給される読出しアドレスに書込まれている１ビッ
トが続出され、直並列変換回路ＳＰに伝達される。各タ
イムスロソｌ−Ｔ Ｓにおける通話路メモリＳＰＭＯ書
込時間領域Ｔｗおよび続出時間領域Ｔｒは、第４図に示
される。直並列変換回路ＳＰは、メモリ単位ＭＵ０乃至
ＭＵ７から順次読出された８ビットを並列のＰＣＭ符号
に変換した後、大ハイウェイＨＷＩと同様のタイムスロ
ット速度を有する出ハイウェイＨＷ ２を介して多重分
離回路ＤＭＰＸＩに伝達する。多重分離回路ＤＭＰＸＩ
は、出ハイウェイＨＷ ２の各タイムスロットＴＳによ
り順次伝達されるＰＣＭ符号を分離し、出チャネルＣＨ
２を介してディジタルアナログ変換回路ＤＥＣまたは多
重分離回路ＤＭＰＸ２に伝達する。多重分離回路ＤＭＰ
Ｘ２は、出チャネルＣＨ２から毎秒６４キロビツトの伝
送速度で伝達されるＰＣＭ符号を分離し、毎秒８キロビ
ツトの伝送速度を有するデータとして各データ端末ＤＴ
ａ乃至ＤＴｈに伝達する。
以上の説明から明らかな如く、本実施例によれば、デー
タ端末ＤＴａ乃至ＤＴｈの伝送する毎秒８キロビツトの
伝送速度を有するデータは、多重化回路ＭＰＸ２および
多重分離回路ＤＭＰＸ２により毎秒６４キロビツトの入
ヂャネルＣＨＩおよび出チャネルＣＨ２に時分割多重化
されて時分割交換機内を伝送される為、当該時分割交換
機の伝送能力を充分に活用する。また通話路メモリＳＰ
Ｍの各メモリ単位ＭＵＯ乃至ＭＵ７に格納されるＰＣＭ
符号は、通話制御情報保持メモｌＪｃＭ２に格納される
読出しアドレスおよびビット番号により１ビツト宛読出
される為、符号化された音声情報を伝達するＰＣＭ符号
はピッｌ−順序を変更すること無く読出すことにより、
第１図におけると同様にチャネル単位の交換接続が行わ
れ、データを時分割多重化して伝達するＰＣＭ符号ばビ
ット順序を任意に交換して読出すことにより、データ端
末ＤＴａ乃至ＤＴｈ単位の交換接続が可能となる。
タ端末ＤＴａ乃至ＤＴｈの伝送する毎秒８キロビツトの
伝送速度を有するデータは、多重化回路ＭＰＸ２および
多重分離回路ＤＭＰＸ２により毎秒６４キロビツトの入
ヂャネルＣＨＩおよび出チャネルＣＨ２に時分割多重化
されて時分割交換機内を伝送される為、当該時分割交換
機の伝送能力を充分に活用する。また通話路メモリＳＰ
Ｍの各メモリ単位ＭＵＯ乃至ＭＵ７に格納されるＰＣＭ
符号は、通話制御情報保持メモｌＪｃＭ２に格納される
読出しアドレスおよびビット番号により１ビツト宛読出
される為、符号化された音声情報を伝達するＰＣＭ符号
はピッｌ−順序を変更すること無く読出すことにより、
第１図におけると同様にチャネル単位の交換接続が行わ
れ、データを時分割多重化して伝達するＰＣＭ符号ばビ
ット順序を任意に交換して読出すことにより、データ端
末ＤＴａ乃至ＤＴｈ単位の交換接続が可能となる。
なお、第３図および第４図はあく迄本発明の一実施例に
過ぎず、例えばデータはデータ端末ＤＴａ乃至ＤＴｈに
より伝達されるものに限定されることば無く、任意のデ
ータ回線により伝達される場合にも本発明の効果は変ら
ない。またデータの伝送速度は毎秒８キロビツトに限定
されることは無く、他の任意の伝送速度の場合にも本発
明の効果は変らない。更にＰＣＭ符号を構成するビット
０ 数および通話路メモリＳＰＭを構成するメモリ単位数は
それぞれ８個に限定されることは無く、他の任意ビット
数或いはメモリ単位数により構成されることも考慮され
るが、何れの場合にも本発明の効果は変らない。
過ぎず、例えばデータはデータ端末ＤＴａ乃至ＤＴｈに
より伝達されるものに限定されることば無く、任意のデ
ータ回線により伝達される場合にも本発明の効果は変ら
ない。またデータの伝送速度は毎秒８キロビツトに限定
されることは無く、他の任意の伝送速度の場合にも本発
明の効果は変らない。更にＰＣＭ符号を構成するビット
０ 数および通話路メモリＳＰＭを構成するメモリ単位数は
それぞれ８個に限定されることは無く、他の任意ビット
数或いはメモリ単位数により構成されることも考慮され
るが、何れの場合にも本発明の効果は変らない。
（ｆ） 発明の効果
以上、本発明によれば、前記時分割交換機において、音
声情報より低速のデータを伝送するデータ回線相互の交
換接続が、当該時分割交換機の伝送能力を浪費すること
無く可能となる。
声情報より低速のデータを伝送するデータ回線相互の交
換接続が、当該時分割交換機の伝送能力を浪費すること
無く可能となる。
第１図は従来ある時分割交換方式の一例を示す図、第２
図は第１図における通話路メモリの書込および読出時間
領域の一例を示す図、第３図は本発明の一実施例による
時分割交換方式を示す図、第４図は第３図における通話
路メモリの書込および続出時間領域の一例を示す図であ
る。 図において、置は電話機、ＤＴおよびＤＴａ乃至ＤＴｈ
はデータ端末、ＣＯＤはアナログディジタル変換回路、
ＤＥＣはディジタルアナログ１ 変換回路、ＭＰＸＩおよびＭＰＸ２は多重化回路、ＤＭ
ＰＸＩおよびＤＭＰＸ２は多重分離回路、ＳＰは直並列
変換回路、ＳＰＭは通話路メモリ、ＭＣＯ乃至ＭＣ７は
メモリ単位、ＣＥＯ乃至ＣＲ２はイネーブル端子、５Ｅ
ＬＩ乃至５ＥＬ２は選択回路、ＣＮＴ１乃至ＣＮＴ３は
計数回路、ＣＭＩおよび０Ｍ２は通話制御情報保持メモ
リ、ＤＣＲは符号変換回路、ＧＯ乃至Ｇ７はゲート、Ｃ
ＨＩは入チャネル、ＣＨ２は出チャネル、ＨＷＩは大ハ
イウェイ、ＨＷ２は出ハイウェイ、ＴＳはタイムスロッ
ト、Ｔｗは書込時間領域、ＴｒおよびＴｒＱ乃至Ｔｒ７
は読出時間領域、を示す。 ２
図は第１図における通話路メモリの書込および読出時間
領域の一例を示す図、第３図は本発明の一実施例による
時分割交換方式を示す図、第４図は第３図における通話
路メモリの書込および続出時間領域の一例を示す図であ
る。 図において、置は電話機、ＤＴおよびＤＴａ乃至ＤＴｈ
はデータ端末、ＣＯＤはアナログディジタル変換回路、
ＤＥＣはディジタルアナログ１ 変換回路、ＭＰＸＩおよびＭＰＸ２は多重化回路、ＤＭ
ＰＸＩおよびＤＭＰＸ２は多重分離回路、ＳＰは直並列
変換回路、ＳＰＭは通話路メモリ、ＭＣＯ乃至ＭＣ７は
メモリ単位、ＣＥＯ乃至ＣＲ２はイネーブル端子、５Ｅ
ＬＩ乃至５ＥＬ２は選択回路、ＣＮＴ１乃至ＣＮＴ３は
計数回路、ＣＭＩおよび０Ｍ２は通話制御情報保持メモ
リ、ＤＣＲは符号変換回路、ＧＯ乃至Ｇ７はゲート、Ｃ
ＨＩは入チャネル、ＣＨ２は出チャネル、ＨＷＩは大ハ
イウェイ、ＨＷ２は出ハイウェイ、ＴＳはタイムスロッ
ト、Ｔｗは書込時間領域、ＴｒおよびＴｒＱ乃至Ｔｒ７
は読出時間領域、を示す。 ２
Claims (1)
- 符号化された音声情報を伝送する大チャネルおよび出チ
ャネル相互を交換する時分割交換機において、前記入チ
ャネルおよび出チャネルに前記音声情報より低速のデー
タを伝送する複数のデータ回線をビット対応に収容する
手段と、任意の前記入チャネルを構成する各ビットを任
意の前記出チャネルを構成する任意のビットに中央制御
装置の交換制御指示により交換接続する時分割スイッチ
とを設け、前記入チャネルおよび出チャネルに収容する
任意の前記データ回線相互を接続可能とすることを特徴
とする時分割交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16131782A JPS5950693A (ja) | 1982-09-16 | 1982-09-16 | 時分割交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16131782A JPS5950693A (ja) | 1982-09-16 | 1982-09-16 | 時分割交換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5950693A true JPS5950693A (ja) | 1984-03-23 |
Family
ID=15732792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16131782A Pending JPS5950693A (ja) | 1982-09-16 | 1982-09-16 | 時分割交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950693A (ja) |
-
1982
- 1982-09-16 JP JP16131782A patent/JPS5950693A/ja active Pending
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