JPS59502157A - データプロセッサ及びその回復方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 技術的分野 不発明はデータプロセッサに関するものであシ、特に記憶された状態情報を用い て中断された命令の実行を再開できるデータプロセッサに関する。

背　景　板　術 デジタルデータ処理システムは典型的な場合には特徴的な論理アドレス空間を有 するデータプロセッサ、物理アドレス空間内で＠接にアクセスできる限られた容 量の一部メモリ、１つ又は複数の周辺制御装置の援助がある場合にのみアクセス でさるはるかに大きい容量の二次メモリ、および多数の通例の入力／出力テバイ スのうちの任意のデバイスを含む。特に大きな論理アドレス空間を有するデータ プロセッサを含むシステムにおいては、ユーザは彼の応用例かきわめてタイム・ クリティカル（ｔｉｍｇｃｒｉｔｉｃａｌ）　であるので同等量の比較的高価な 一部メモリを備えることが正当化されるという決定を下してもよい。

しかし、ユーザはそれよシもしばしばはるかに大きな容量の比軟的安価な二次メ モリを備えるためにこれらの資金を使い、−次および二次メモリ間の彼のプログ ラム／データのスワツピング部分がプロセッサによって必要とされた場合にそれ らの部分に伴う時ト］的ネオＩ」を受け入れる。一般に、スワッヒング飢作の効 率は才北のあるプログラマがアフリケーションプログラムを一連の相互に関係は めるが％る程度自律的なオーバレイに賢明に区分化することにかかつている。そ のような経験のあるプログラマを発見又は開発するという問題をるる程度解決し 犬さな区分化されたプログラムを完敗させるのに不来が力・る費用をある程反少 なくするために、各アフリケーションプログラムが対応する物理アドレス空間が 現在プログラムに割当てられているか又は−次メモリに実際に存在するかに関係 なくプロセッサの全論理アドレス空間に直接的アクセスを有するように７みせか けることができるスーパバイザプログラムが開発された。そのよりな１仮想メモ リ”スーパバイザプログラムは典型的にはプログラムに割当てられた物理アドレ ス空間の部分の境界の外側で現在実行しつつあるプログラムによってアクセスを 検出するため連想メモリマツピングハードウェアに依存する。そのような’＃、 ＤＣｙαｕｌｔｓ）”に応答して、プロセッサは１仮想”アクセスを認識し、も し適当な場合には必要とされるプログラムコード／データを二次メモリから一部 メモリにロードするスーパバイザプログラムの誤り取扱い部分へ分岐する前に何 らかの必要な状態（Ｊｌｔαｔｅ）情報を記憶する。所望するならば、スーパバ イザはフログラムコード／データの−ｍｋ−次メモサメモリ次メモリに移動させ て社らしいコード／データのための余地を作ることかできる。代表的な場合には 次にスーパバイザプログラムは、誤り（ｌａｗｔｔ）が起きた時にプロセッサが 実行しつつあった特定の彷令を再び実行する。どｎはど多くの情報がスタックオ フ（ｓｔαｃｋ　ｏｆｆ）　されなければならないかということや、プロセッサ が″誤った”命令を再冥行する屋例をするためにスーパバイザプログラムによっ て用いられる仮構（ｍｇｃＡαルはｍ）にマシン′、′−よって異った。

一部の設計でに、プロー゛＝ツサはあたかも割込みが起きたかのようにね々のユ ーザレジスタ、命令レジスタ、プログラムカウンタおよび現在の状態情報の内容 を記憶するタケでめった。スーパバイザプログラムは必要ならばプログラムカウ ンタを１バツクアツプしてプロセッサかどんな命令を実行しつつあるかを発見し ９次に誤った命令が最初に開始された場合にはできるだけプロセッサの状態に近 づけるためにレジスタおよび状態ビットを再構成しなければならなかった。プロ セッサ命令セットが比較的に規則的で予濁しうるものであるシステムにおいてさ えも、スーパバイザプログラムにかかる負担は非常に大きなものであった。更に 複雑なシステムでは、このアフローチは実施不可ｎしなことがしばしばあった。

ソフトウェアにかかる負担が耐えられないＷｉどになった時に、命令実行シーケ ンスの各ステップの光子を１マ一り”することによって’Ｅｊｆｆ　Ｑ　ｋ行シ ーケンスを追跡するために追加のハードウェアが性別された。誤りが起きるそ、 マーク情報がレジスタおよび状態情報とともにスタックさｎた。２−パバイザプ ログラムはなお誤シが起きた時にどの命令をプロセッサが実行しつつおるか全決 定し、その恢でハードウェアに対してその命令を再び実行するように命令しなけ ｎばならながったっ　しかし、スーパバイザプログラムは″古い”マーク情報を ハードウェアに供給できた。ハードウェアが実行シーケンスの各ステップ−を進 み、その進行をいつものようにするにつれて。

追加制御回路は′現在の”マーク情報と′舌い”マーク情報とを比較するう特定 のステップが誤シが起きる前にすでに実行されたことを制御回路が決定すると、 制御回路はそのステップのＷｉ　ｋのみを抑制し１次に実行シーケンスが続行で きるようにする。ぴとたひ“現在の”マーク情報と“古い”マーク情報とが一致 しプロセッサが誤シの起きたステップに達したことを示すと、制御回路は実行シ ーケンスのその後のステップの実際の実行を干渉するのをやめた。この方法にょ シ、誤った命令を再び開始する負担はソフトウェアとハードウェアに分配された 。

勿論、誤った命令の再開を試みる前にその誤シの根底にある原因をはっきりとさ せることは依然としてスーパバイザプログラムのη任であった。

仮想メモリの使用を単一プロセッサシステムに制限ｔる仮想メモリ概念不米の制 約はない。事実１つのプロセッサが出会った誤りが並列プロセッサへの割込みを 発生させる多重プロセッサシステムが提案されている。割込みに応答して後湾の プロセッサはもう一力のプロセッサの誤りの原因となった問題をはつキシさせよ うと試みる。

一方、糾ったプロセッサにその斜υか解決されるのを待ちつつけているに丁き゛ ない。その課シかもう一方のプロセッサによってうまく解決てれると、誤ったプ ロセッサはアクセス誤シが起きたことも知らずに自らの道を進む。

誤シをはつ＝ｂさせる仕事ヲ行うプロセッサのスーパバイザフログラムは、誤っ たプロセッサによって実行でれている命令に関する情報をグラとしないという点 に注目すべきであるつじかし、そのスーパバイザプログラムは誤った論理アドレ スの明細に対するアクセス、および誤シに出会ったプログラムのアドレス空間に ついてのある栓度の情報を持たなければならない。そのような情報は各バスサイ クルの過程の間に容易にラッチできるので。

その情報に誤りが起きた時にオリ用できる。少なくとも２つのプロセッサおよび 追加ラッチおよび割込み発生ノ・−トウエアを必要とするほかに、この仮想メモ リ技術は誤ったプロセッサをもう一方のプロセッサがその誤シを訂正するまで特 数させ、各課ｂｉ解決している間に両方のプロセッサを結ひつケル。

多室処理システムにおいてに、そのシステムの任意のプロセッサ刀・実行を待っ ている＋＋：意のプログラムを実行できることが一般に望ましい。このことは割 込み又は時分割による匍、約の故に一時的に中断されているプログラムの再開− ｔｚむ。いくつかのプロセッサが同じ命令セットを有する限りに２いては、その ような配列を妨けるハードウェアの制約はない。この技術か拡強されて命令の実 行過程における誤り状態によって中断されているプログラムの実行の再開を含む ようになった場合に問題が起きる。そのような中断されたプログラムの実行を適 切に再開するために、そのことを試みようとするプロセッサはそのプログラムを 最初に実行しつつあったプロセッサと同一シーケンスにある同一命令セットを実 行し々けれはならない。さもないと誤った命令が適切に完了するという保証はな い。各プロセッサのスーパバイザはそのような非互＠性（１ｎｃｏｒｒＬｐａｔ ｉｂｉｌｉｔｉｅｓ’：ｌを検出しようと試みることはできるが、その同じスー パバイザプログラムは同時にいくつかのプロセッサについて実行中であるかもし れず、従ってプロセッサ特性に関する情報については。

メモリを基礎にした資源データベースの保全性に依存しなければならない。その ようなソフトウェア制御システムにおいては、誤ったプログラムの非互俟性プロ セッサ褥開が検出されずに行われるというかなりの危険が依然として存在する。

仮想マシン城境に２いては、データプロセッサは真のおよび存在しないシステム 資源の両方に対するユーザプログラムアクセスを支援できなければならない。一 般的に云って、仮想メモリデータプロセッサはユーザプログラムの論理アドレス 空間内におけるデータ／命令へのアクセスの大部分を支援するためにそのような システムに使用できる。しかし、そのようなプロセッサは存在しないシステム資 源へのアクセスを支援することはでさない。

従って、スーパバイザはそのような第１ｊ用できない資源へのアクセスを阻止し 、システム内で実除にオ）」用できる互侠性のある資源を用いてアクセスをシミ ュレートするにすきなかった。次に、スーパバイザは、誤った命令に対して存在 しない針跡へのアクセスが成功したように思わせた。

発明の要約 従って２本発明の目的は十ｌｔｈ面に首尾よく実行さγＬだ命令の部分を再実行 する必要なしに中断された命令の実行を再開できるデータプロセッサを提供する ことである。

本発明のもう１−）の目的は、同じ型の別のデータプロセッサがその命令の実行 を再開できるようにする方法“で命令の実行を中断できるデータプロセッサを提 供することである。

不発明の更にもう１つの目的は、別のプロセッサか同じ型のものでるる場合にの みその別のプロセッサによって中断さＩした命令の実行を再開するデータプロセ ッサを提供することでめる。

本発明のこれらのおよびその他の目的は２例外条件の発生を条件としてデータプ ロセッサによる少なくとも１つの命令の実行を制御する命令実行制御手段、およ び例外条件が発生した時点における命令実行制御手段の状態？示す１セントの情 報を記憶する例外処理中段を有するデータプロセッサにおいて達成される。不発 明においては、命令実行制御手段によるか令のうちの所定の１つの実行に応答し て記憶された１セツトの状態情報を検索し。

所定の妥当性恢食コードを含む恢索された状態情報にのみ応答して検索された状 態情報によって示される状態に命令寅行’ｉｉｉ制御手段を復元する状態復元手 段をデータプロセッサは含んでいる。

１面の簡単な説明 第１図に２本発明の仮想メモリデータプロセッサを有する仮想メモリデータ処理 システムのブロック図である。

第２図に、第１図の仮想メモリデータプロセッサのブロック図である。

第３　図、ｈ　、　第２７の仮想メモリデータプロセッサの実行装置（ユニット ）のブロック図である。

第４図に、第３図の実行装置（ユニット）の高セクションのブロック図である。

第５区に、第６図の実行装置（ユニット）の低セクションのブロック図でるる。

第６図に、第６図の実行装置（ユニット）のデータセクションのブロック図であ る。

第７図は、第２図の仮炉メそりデータプロセッサのフィールド翻訳装置（ユニッ ト）とそこにあるその他の傍能装置との関係を示すブロック図である。

発明の詳細な説明 第１図に示しであるのは、仮想メモリデータプロセッサ（ｙｙｎｐ）１２によ＃ ）発行された論理アドレス（ＬＡＤＤＲ）が物理バス（ＰＢＵＳ）　１６上の出 力に対する対応する物理アドレス（ＰＡＤＤＲ）にメモリ管理装置（ユニット） 　（ＭＭＵ）１４によってマツプされる仮想データ処理システムである。同時に 、アクセスを制御するためにＶＭＤＰ１２によって与えられた裡々の論理アクセ ス制御信号（ＬＣＮＴＬ）は、　ＭＭＵ１４の制御の下で震央子装置（ｍｏｄｉ ｆｉｅｒ　ｕｎｉｔ）　１８によって退昌に計時芒ｆた物理アクセス制御信号（ ＰＣＮＴＬ）に変渋される。

特定前３囲の物理アドレス（ＰＡＤＤＲ）に！巳、答して、メモリ２０　にエラ ー検出および訂正回路（ＥＤＡｃ＞　２２と協細してＰＲＵＳ　１６上の物理ア クセス１仰４Ｍ号（ｐｃｓｒＬ）と同期してＶＭＤＰ１２とデータ（ＤＡＴＡ） を女俟する。データにエラー〃・使出さｎると、ＥＤＡＣ２２ｋＸエラーの練カ ）に応じてバスエラーを信号で知らセーるが、又はＶＭＤＰ　１２に対して交換 を再試行（ＲＥＴＲＹ）するように要求する。

別の物理アドレスに応答して犬芥量記付装置インタフェース２４にＶＤＭＰ　１ ２と励煎してデータを大容量記憶装置２６へ、又は犬容前記＊　ｇ　ｉｔ　２６ カーら転送する。もしエラーが転送中に起きると、インタフェース２４はバスエ ラ（Ｂ　ＢＢ　Ｒ＞　全信号で知らせるが、又は過当な場合には再試行（ＲＥＴ ＲＹ）を要求してもよい。

更に別の物理アドレスに応答して、直接メモリアクセス制″＠装置（ＤＭＡＣ） 　２８ζＶＭＤＰ１２　がらデータを受けとりデータ転送オペレーションを定義 する。そのオペレーションを行うために解放されるとＤＭＡＣ２８は適当なＰ　 ＣＮＴ　Ｌ組を用いてＶＭＤＰ１２に対してバスの制御を散髪するように定期的 に要求する。バスの制御が冴えられるとＤＭＡＣ２８はメモリ２０内で、又はメ モ１７２０　と大容量記憶装置２６との間でデータブロックを転送する。そのよ うな転送期間千にＥＤＡＣ２２又に大容量記憶装置インタフェース２４によって エラーが検出されると、ＤＭＡＣ２８はＢＥＲＲが信号で知られたか又ｉＨｐｚ ｒＲｙ　ｖ：信号で知らされたかによって転送を打切るか又に再試行する。

ＭＭＵ１４が特定の処理アドレス（ＬＡＤＤＲ）を対応する物理アドレス（ＰＡ ＤＤＲ）にマツプすることができない場合にはＭＭＵ１４はアクセス誤り　（Ｆ ＡＵＬＴ）を信号で知らぞる。ＭＭＵ１４に対するチェックとして、また同じ（ ＤＭＡＣ２８に対するチェックとして、ウォッチドッグタイマ３０を銅え。

もし物理テバイスが物理アクセス側倒信号（ｐｃｐｔｒＬ）に関連して適当々Ｆ ＃間内に物理アドレス（ＰＡＤＤＲ）に応答しなけれはバスエラー（ＢＥＲＲ） を信号で知らせてもよい。

データアクセスバスサイクルの期間中にＲＥＴＲＹが要求されると、オアゲート ３２および５４はそれぞれＶＭＤＰ１２のＥＥＥＲおよびＨＡＬＴ　（停止）入 力を起動させる。ＶＭＤＰバスサイクルの期間中のそのＢＥＥＲ入力およびＨＡ ＬＴ入力の両方の同時起動に応答してＶＭＤＰ　１２は現在のバスサイクルを打 切ｐ　、　ＲＥＴＲＹ信号が終了するとそのサイクルを再実行する。

所望するならば、ＶＭＤＰ１２のオペレーションはＨＡＬＴ信号の慎重な使用に よって外部的に制御してもよい。オアゲート６４を介してのＨＡＬＴ入力のみの 起動に応答して９ＶＭＤＰ　１２は現在のバスサイクルの終了時に停止し、　Ｈ ＡＬＴ信号の終了によってのみオペレーションを再Ｉする。

フロセッサ砂、倫サイクルの銅山」中のそのＥＥＲＲ入力のみの起動に応答して 、ＶＭＤＰ１２は現在のバスサイクルを打切シ、状態レジスタの同容を内部に保 管し、スーパバイザ状態に入り、追跡状態がオンであればそれをオフにし、バス エラーベクトルナンバーを発生さぞる。次にＶＭＤＰ１２にプロセッサの現在の 内部文脈（ｃｏルｔばｔ）を反映する情報ブロックをメモリ２０　のスーパバイ ザスタック領域内にスタックし、ベクトルナンバーを用いてスーパバイサブログ ラムのエラー処理部へ分岐する。

この時点まではＶＭＤＰ　１２のオペレーションはモトローラ社のＡｆＣ６８０ ００マイクロプロセッサのオペレーションと同一である。しかし、ＶＭＤＰ１２ が３ｆｃ６８０００と異なる主な点は、　ＢＥｕ：の剪定Ｃａｚｚｔｒｔｉｏｎ ）に応答してスタックされる情報の量である。ＭＣ６８０００によシスタックさ れる情報は保管された状態レジスタ、プログラムカウンタの現在の内答２通常は 現在実行中の命令の第１語である命令レジスタの同容、打切られたバスサイクル によってアクセスされつつあった論理アドレス、および打切られたバスサイクル の特性、即ち読出／書込、命令／データおよび機能コードからなる。上記の情報 に加えてＶＭＤＰ　１２は内部マシン状態についてはるかに多い情報をスタック するように作られている。例外ハンドラがエラー〇膚決に厄功すると、その最後 の命令はＶＭＤＰ１２の制御を打切られたプログラムに戻す。この命令の実行中 に、追加のスタツクされた情報は検索ブれＶＭＤＰ１２の適当な部分にロードさ し、バスエラーか起きた時に存在した状態を復元する。

アクセスが存在しない地這＆ｋに対して試みられた場合のような一部の状況の下 では、スーパバイザハ蚤求されたアクセスを行うが異なる資源を第１ｊ用するこ とを選択してもよい。誤ったアクセスか読出であれは、スーパバイザはアクセス された情報をスタックにおける適当な位置に記憶することができる。あたかも存 在しない周辺装置が実捺に比、答したように誤った命令にみえるようにするため に、スーパバイザにスタックにフラグをセットしアクセスかすでに行われたこと を示すことができる。誤った命令の実行を再開する直前にＶＭＤＰ１２はフラグ をチェックすることができ、もしセットされていればあだかを再開できる。従っ て、誤ったプログラムはアクセスされた資源が実際には存在しないことに気つか ない。

ＶＭＤＰ１２の好マしいオペレーションをＶＭＤＰ１２’のマイクロプログラマ ブル実施例の内部編成を示す第２図を参照して下記に説明する。ＶＭＤＰ１２の 図示されている形は下記に引用するいくつかの米国特許に詳細に記述されている モトローラ社のＡｆＣ６８０００に非常によく似ているので。

ひとたびＶＭＤＰ１２の内部アーキテクチャの一般的理解が見られたならに、Ｖ ＭＤＰ１２をＭＣ６８０００と区別してＶＭＤＰ１２　が仮想メモリを支援でき るようにする独特な面に説明の重点をおくことにする。

ＶＭＤＰ　１２．Ｕ　Ａ（Ｃ６８０００と同様にバイブラインマイクロプログラ ムドデータプロセッサである。バイプラインプロセッサに２いては、各命令は典 型的にμ前の命令の実行中に取ａさｉ（ｆｇｔｃｈ）、取ＩｔＩテれた命令の翻 訳（ｉｎｔａｒｐｒｇ−ｔａｔｉｏｎ　）は前の命令が終る前に通常始まる。マ イクロプログラムドデータプロセッサにおいては、各命令は命令によって定義さ れた小さいいくつかのオペレーションを行う一連のマイクロ詰合として実行され る。もし所望するならば、ユーザ命令はマイクロ命令との浪乱をさけるためにマ イクロ命令と考えてもよい。ＭＣ６８０００およびＶ、ＭＤＰ１２においては、 各マイクロ命令はマイクロ命令順序付けおよび＆　Ｗｂコード発生を制御するマ イクロワードおよび杉、舵装置間の情報の実際の経路指定およびＶＭＤＰ１２　 （ハ）の特殊な機能装置の起動を制御する対応するナノワードｆ：含む。このこ とを心に留めておいて、典型的な命令実行サイクルを下記に説明する。

各命令の実行中の適当な時に、先取Ｆ）　（ｐｒｅｆｅｔｃｈ）マイクロ命令が 実行される。そのマイクロワード部にマイクロＲＯＭ３６からマイクロＲＯＭ出 力（ランチ３８　にロードされると１機能コードバッファ４０　が論理アドレス （ＬｉＤＤＲ）の機能コード（ＦＣ）部を出力して命令サイクルを示すことがで きるようにする。同時にナノＲＯＭ４２からナノＲＯＭ出力ラッチ４４にロード されると対応するナノワートニパス制御装誼４６に対して奮令取出しバスブイク ルを行うように要釆し、実行装置４８に対して次の命令の第１語のｂ　ｈアドレ スをアドレスバッファ５０に与えるように命令する。ＰＲＵＳ　１６の市ｊ御を 伸るとバス制両装置４６はアドレスバッファ５０が論理アドレス（ＬＡＤＤＲ） のアドレス作を出力できるようにする、その板間もなくしてバス制御装置４６は 適当なデータストローブ（ＬＣＮＴＬ信号の一部）を与えてメモリ２０を起動さ せる。メモリ２０が売求された情報を与えると、バス市薯ｊ御装置４６は命令レ ジスタ捕獲（ＪＲＣ）５２か次の命令の第１語金ＰＲＵＳ１６炉ら入力できるよ うにする。現在の命令の実行のその後の時点において、別のマイクロ命令が実行 されて次の命令の第１蒔をＩＲＣ５２から命令レジスタ（ＪＲ）　５４に転送し ９次の語をメモリ２０からＩＲＣ５２にロードする。ｌＲ５４の命令の１ｉｉｆ 類に応じて、ＩＲＣ５２の語は即値データ、オペランドのアドレス又はその後の 命令の第１語となる。命令セットおよびそのマイクロ命令シーケンスの詳細は、 １９８２年４月１６日付でグンターらに発行された１マイクロプログラムドデー タプロセツサ用２レベル制御記恨装置”と題する米国％許ｉ　４，３２５，１２ １号に詳述されている。

次の命令のｋ　１　ｍ　ｌ＝　ｌＲ５４にロードされるやいなやアドレス１テコ ーダ５６はその命令の一部の制御フィールドの俵号會島姑し、ｌＲ５４におりる 特定の都令の原初のマイクロシーケンスにおける第１マイクロ昂令のマイクロア ドレスを決定する。同時に、違法命令テコーダ５８はｌＲ５４における命令形式 の伎五を開始する。その形式が正しくなにとか決定されると、違法命令テコーダ ５８は違法命令シーケンスの第１マイクロ館令のマイクロアドレスを与える。形 式エラーに応答して例外論理６０はマルチプレクサ６２にアドレス１テコーダ５ ６によって与えられたマイクロアドレスの代シに違法命令テコーダ５８によって 与えられたマイクロアドレスを使用させる。従って、現在実行中の命令の最後の マイクロ命令が実行されると、そのマイクロワード部はマルチプレクサ６２が適 当なアドレスをマイクロアドレスラッテ６４に与えることができるようにし、一 方そのナノワード部は命令レジスタテコーダ（ＩＲＤ）６６が次の命令の第１語 をｌＲ５４からロードできるようにする。選択されたマイクロアドレスがマイク ロアドレスラッテ６４にロードされると、マイクロＲＯＭ５６　ｆｉそ゛れぞれ のマイクロワードをマイクロＲＯＭ出力ラッチ３８に出力し、ナノＲＯＭ　４２ 　ｈ対応するナノワードをナノＲＯＭ出力ラッテ４４に出力する。

一般的に云って、マイクロＲＯＭ出力ランチロ８にロードされる各マイクロワー ドの一部分は実行される次のマイクロ命令のマイクロアドレスを指定する一方、 別の部分に代替のマイクロアドレスのうちのとｎｉｐマルテプレフサ６２によっ て選択されマイクロアドレスラッチ６４に入力さするρ・を決定する。一部の詰 合においては、指定された万ベレーション金達奴するために２つ以上のマイクロ シーケンスが実行さｎなければならない。間接アドレス分解（γｔｒｏｔμｔｉ 。ｒＬ）のようなタスクは一般に訪令内の追加制御フィールドを用いて指定てれ る。これらの追加マイクロシーケンスに対する第１マイクロ命令のマイクロアド レスはｌＲ５４における制御・清報を用いてアドレス発デコーダ６８　によって 展開（ｄｅｖｅｌｏｐ）される。よシ簡単な形の命令においては、第１マイクロ シーケンスは代表的な配合には企らかの準備タスクを行い２次にマルチプレクサ ６２がアドレス発デコーダ６８のアドレス６部分によって展開されるような実際 のオペレーションを行うマイクロシーケンスのマイクロアドレスを選択できるよ うにする。よシ複雑な形の命令においては、第１マイクロシーケンスは第１準備 タスクを行い９次にマルチプレクサ６２がアドレス発デコーダ６８のアドレス部 分によって展開されるような次の準備マイクロシーケンスのマイクロアドレスを 選択できるようにする。この追加準備タスクが行われると２次に第２マイクロシ ーケンスはマルチプレクサ６２がアドレス発テコーダ６８のアドレス３部分によ ってｉｈされるような笑顔のオペレーションを行うマイクロシーケンスのマイク ロアドレスを赤択でさるようにする。いずれの賜金にも、谷命令の最後のマイク ロシーケンスの最後のマイクロ詰合にマルチプレクサ６２がアドレス１デコーダ ５６によって展開されるような次の命令の第１マイクロ館令のマイクロアドレス に８択でさるようにする。この方法によって各命令の実行は過当なシーケンスの マイクロ命令を通じて進行する。マイクロアドレスシーケンス辿択徹罷のよにｉ 先金な説明は。

１９８２年７月２７日付でトレテンニツタらに発行された。

マイクロプログラムドデータプロセッサ用命令しジスタシーケンステコーダと題 する米国特許第４，３４２，０７８号に述べられている。

マイクロワードとは対照的に、ナノＲＯＭ出力“ラッテ４４にロードされるナノ ワードは、レジスタｔｉ　ａ　（高）　７０およびレジスタ制御（低２よひテー ク）７２に河して制御をおよは丁ことによって実行装置４８門のいくつかのレジ スタ内への、そしてもし必要ならばそれらのレジスタ間におけるオペランドの経 路指定を間接的に制御する。一部の状況の下では、ナノワードにフィールド翻訳 装＆７４がＩＲＤ６６の命令から特定のビットフィールドを抽出して実行装置４ ８に対して入力できるようにする。ナノワードはまたＡＵ制＠７６およびＡＬＵ 制御７８に制御をおよぼすことによって実行装置４８内の有効アドレス計算およ び実際のオペランド計算を間接的に制御する。適当な状況の下でにナノワードは ＡＬＵ制御７８が実行装置４８による谷オペランド計其のに末生じる条件コード を状態レジスタＳＲにＬＬ憶できるようにする。ＡＬＵ　％ｌ　御７８の更に詳 しい説明は、１９８２年１月１９日付でグンターらに発行された“テークプロセ ッサ用ＡＬＵおよび条件コード制御装置”と題する本国へ許ｔ）６４　ｐ　３１ ２　ｔ　０３４号に述べられている。

第３図から判るように、ＶＭＤＰ１２の実行装置４８にＭＣ６８０００の実行装 置と同様にそｎぞれアドレスおよびデータバス８０および８２のそれぞれのセグ メントに選択的に接続できる高セクション４８Ａ、低セクシヨン４８Ｂおよびデ ータセクション４８Ｃを含む。実行装置４８は米自特許第４，２９６，４６９号 に記述されているＭｃ６８ｏｏｏの実行装置ときわめてよく似ているので、共通 の做ｎｔ装置についてはごく簡卑に説明するたけにしておいて、その後にＶＤＭ Ｐ１２が仮想メモリを支援できるようにする新たな紮子についてよシ詳しく説明 することにする。

第４図に示すように、褐セクション４８Ａは６２ビツトアドレスオペランドの最 上位１６ビツトを記憶するための１セツト９つの高アドレスレジスタＡＯＨ−Ａ ７’Ｈ，６２ビツトテータオベランドの最上位１６　ビットを記憶するための１ セツト８つの高データレジスタｎｏｎ−ｎ７ｇ、　−＝ａアドレスレジスタＡＴ Ｈ，一時高テデーレジスタＤＴＨ，７）”レスおよびデータバス８０および８２ の高セクションに与えらｒＬ　ｆｃ　７ｒベランドについて算術計算を行うため の演算装置ＫＡＵＨ＋　１６ビツトオベランドについて３２　ビットオペレーシ ョンを可能にするだめの符号連帳回路８４．およびプログラムカウンタＰＣＨお よびアドレス出力バッファＡＯＢＨの最下位１６ビツトから王として構成される 。第５区に示ｔように、低セクション４８Ｂは３２　ビットアドレスオペランド の最下位１６　ビットと記憶するための１セツト９つの但、アドレスレジスタＡ ＯＬ−Ａ７’Ｌ、アドレスおよびデータバス８０および８２．り低セクションに 与えられたオペランドに関する算術計算を行うための演算装置低ＡＵＬ、多Ｑレ ジスタ移ゴ′オペレーションに用いられる優先順位エンコーダレジスタＰＥＲ， およびプログラムカウンタＰＣＬおよびアドレス出力バッファＡＯＢＬの最下位 １６ビツトから主として整反される。第５図は１だフィールド鈴訳装≦７４０Ｆ ＴＵ　レジスタ部とアドレスおよびデータバス８０および８２の低セツションと の関係を示す。第６図に示ず工うに、データセクション４ｂｃａｓ２ヒツトデー タオペランドの最下位１６　ビットでもよい１６　ビットオペランドを記憶する ための１セツト８つの低データレジスタＤＯＬ−Ｄ７Ｌ、１６ビツトオペランド マークを発生さイるデコータ゛レジスタＤＣＲ，アドレスおよびデータバス８０ および８２のデータセクションに与えられるオペランドに関する算術および論理 演算を行うための演算およびｍＮ＆置装ＬＵ、　ＡＬＵバッファレジスタＡＬＵ Ｅ、マルチワードシフトス−ベレーション用のＡＬＵ拡張レジスタ、および多重 化テーク入力および出力バッファＤＥＩＮおよびＤＯＥ〃・ら王として栴厘さｆ Ｌる。

これｌでのところはｙｙＤＰ１２を、＋ｆＣ６８０００と共通なハードウェア％ 徴の点から説明してきた。ＶＭＤＰ　１２はまたＭＣ６８０００に？や似た方法 でエラー条件に比、答する。ＭＭＵ１４は誤シ（ＦＡＵＬＴ）信号全発生妊ぜて アドレスエラーを信号で知らせるか、その他の両辺装置回路はＢＥＲＲ信号金量 してバスエラーを報資する。いずれの場合にも。

ＶＭＤＰ１２はオアケート３２ヲ介してＢＥＥＲ信号を受信する。ＥＥＩ？Ａ　 信号に応答してバス制伽；装飯４６はエラーを例外敵影６Ｄに知らせ１次に誤シ バスサイクルを規則正しく？・了させる。次に例外論理６０はマルチ７レクサ６ ２にバスエラー例外ハンドラマイクロシーケンスのマイクロアドレスを与えてマ イクロアドレスラッチ６４に入れさせる。この時点において、　ＭＣ６８０００ は例外論理６０によって寿えられたマイクロアドレスをマイクロアドレスラッテ ６４にロードするだけでめシ、制御は例外ハンドラマイクロシーケンスに移って 下記の情報をスタックアウトＣｚｔａｃｋ　ｏａｔ　）　する。

ｓｙＢ特殊システム状態語バス ＡＯＢＩＩアクセスアドレス高 、４０１）Ｌアクセスアドレス低 ＩＲＤ　命令レジスタデコード ＳＲ状態レジスタ ＰＣＩＩ　プログラムカラｙり冒 ＰＣＬ　プログラムカウンタ低 このすＨ報に辷常りユエラーの原因を法定するのに十分でろる炉、この１官報Ｖ ユエラ−〃・解決さＩした後に現在の状態が復元でもるようにするには不十分で める。征って。

ｎｔｎｐ　１２　ｒｔｘ　９ｊ＋外ハンドラマイクロシーケンスのマイクロアド レスをロードするｈすに、そのＱＥＯ状忠、に関する追加情＠全す部に休止する 。このことを達成するために。

ＶＭＤＰ１２は必安な状態悄戦を捕獲するためいくつかの追加レジスタを有して おシ、いくつ〃゛、の追加アクセス経路が一部の現存のレジスタに与えられる。

ψりえに、第２図に示アように、ＶＭＤＰ１２は誤りが起きた時にマイクロアド レスをマイクロアドレスラッチに記憶するタメマイクロアドレス鈍鑓ラッチ８６ ケ有する。フィールド翻訳装置７４同には第７図に示すように特殊状態語白部（ ｓｙｚ）レジスタ８８７Ｊｉ’ｖ＝えらγしてい１下記を保管する；ＰＲ（例外 −理６０から）トラツン％％ｉｆｊ外ラッチＴＲ（ｖｌｊ外−理６Ｄから）トラ ップトレース例外ラッテＴＰ（ＳＲ刀−ラ））レースベンゾインクラッテＬＰ　 ループモードラッテ（新しいビット）ＥＸ　（ＡＬＵから）みえないＸ状態ビッ トＡＲｘ　（ＰＥＲ刀）ら）優先順位エンコーダ出力レジスタセレクタ ＴＩ’Ｎ　（例外舖址６０から）トラップベクトルナンバーラッチ 更に２ＭＣ６８０００においては Ｒ／Ｗ　院出／書込（Ｒ汐）および ＦＣ誤ったアクセスに対する檄ｎにコードのみを＆盲したフィールド翻訳装置７ ４内の特殊状態語バス（５ＳＦＢ　）レジスタ９０は今匹は下記を保管する。

ＩＦ　ナノＲＯＭビットＮＩＲＣ（ＩＲＣへの命令取出し）ＤＦ　ナノＲＯＭビ ットＮＤＢＩ　（ＤＢＩＮへのデータ取出し）７２Ｍ　読出−変更一薔込サイク ル ＨＢ　ナノＲＯＭビットＮｌＯＨ（ＤＯＢからの、又はＤＥ　ＩＮへの高バイト 転送） ＢＹ　バイト／ワード転送 ひとたびこの追加状態情報がラッテされると、ＶＭＤＰ１２は例外−理６０によ って与えられたマイクロアドレスをマイクロアドレスラッチ６４にロードし２例 外ノーントラマイクロシーケンスの実行を開始する。ＶＭＤＰ１２の例外ハンド ラマイクロシーケンスにおいて最初のマイクロ命令は実行装置４８におけるアド レス計算および出力経路をクリｔｆしなければならないので、スタックアドレス は安全に計算されＭＭＵ１４に与えられる。従って、火打装置４８にμいくつか の追加レジスタが備えられていて現在あるアドレス、データおよび制御情報を記 憶し、第４図に示しである高セクション４８Ａには６つの仮想アドレス出力およ びＡＯＢＢにおけるアドレスの捕獲を促進し、第５図に示しである低セクション ４８Ｂには６つの仮想アドレス一時世レジスタＶＡＴ１Ｌ　−ＶＡＴ５Ｌ　が儒 えられていてＪＵＬの出力および、４０　ＢＬにおけるアドレスの捕獲を可能に し、第６図に示しであるデータセクション４８Ｃには２つの仮想データ一時レジ スタＶＤＴ１−ＶＤＴか備えられていてｆＢｌ、’ｔ；＝情報をＦＴＵに配付し データをＤＯＥに記憶する。火打装置４８をクリアした恢に、偽外／・ンドラは スタックアドレスを計算し、下記の情報をスタックする。

ＳＲ状態レジスタ ＰＣＢ　プログラムカウンタ高 ＰＣＬ　プログラムカウンタ低 ＶＯＲスタックフレーム形式およびベクトルオフセットｓｙＢ　％殊システム状 態語ノくス ＡＯＥＨアクセスアドレス高 ＡＯＢＬ　アクセスアドレス低 ＤＯＢ　データ出カバソファ ＤＩＲデータ入カパツファ ＪＲＣ命令レジスタ捕獲 ＭＡＬ　マイクロアドレス捕獲ラッチ ＡＬＵＢ　ＡＬＵＢの内容 ＦＴＵ　フィールド翻訳装置レジスタ ＡＴＥ　アドレス−特高 ＡＬＵ　ＡＬＵ出力ラッチ ＡＴＬ　アドレス一時低 ＡＵＭ　ＡＵラッテ高 ＡＵＬ　ＡＵラッチ低 ＤＣＲＬテコータラッテ ＰＥＡＬ　ＰＥＲ出力レジスタ ｓｓ；ｐ’ｒ特殊状態語内部 ＪＲ命令レジスタ ＤＴＨチルター特高 ＤＴＬ　チータ一時低 ＩＲＤ　命令レジスタテコード ＡＬＵＥ　ＡＬＵＥレジスタ 次Ｋ　ｆｑ　外ハンドラマイクロシーケンスにスーパバイザプログラム中のエラ ー回後ルーチンの方向に向かう。スタックされた状態情報を用いてスーパバイサ ブログラムは誤シの原因を決定でき、もし適当ならば問題の確定（７ｉ、）を試 みることができる。例えは、対応するｐ９Ｊ理アドレスを持たないｋｒ、５にア ドレスへのアクセスは、プログラム／データのプログラムを大容量記憶装置２６ からメモリ２０　にロードすることを要求するに丁き゛ないことがある。勿論そ の他の処理を誤ったプログラムの再開前に行ってもよい。

ＣＰ酊ｆさｊしたプログラムへ？ｔｉｌｌ伜を戻すために、　ＡｆＣ６８００（ １およびＶＭＤＰ１２の両方のスーパバイザプログラムは例外からの復帰（ＲＴ Ｅ）命令を貴行する。ＭＣ６８（１００において探この命令は、その例外が詰合 視界で起きた種類のものでめった一合にの与芙有される。促って、この命令に対 するマイクロシーケンスはスタックから状ガレジスタＳＲ２よびプログラムカウ ンタｐｃｎ　−ｐｃＬ−７揶びロードし。

次にそのアドレスがプログラムカウンタにあＺ命令に制御を送り得る次はでるる 。ＶＭＤＰ１２においてにこの命令はでた命令の実行申に典型面に匙きるアクセ ス誤りコ１らのｔｉｔ’ＩＱにも用いられる。促って、このマイクロシーケンス のｆ７７勘のマイクロ命令はスタックからＶＯＲ語を取出しスタックフレーム形 式を決定する。短い形式力上示されると、マイクロシーケンスは＃（１’６８０ ００におけるように進行する。他方、長い形式か示されると、いくつ〃・の他の 語がヌタツク〃ユら取出芒ｒして全フレームがメモリにおいて使用できることを 保証する。フレーム形式が短くも長くもないと、ＶＭＤＰ　１２はスタックフレ ームが同違っているか、又は互ム性のない型のプロセッサによって発生させられ たものと仮定して、制御ラスタツクフレーム形式エラー例外ハンドラマイクロシ ーケンスに送る。この段階において別の誤シが発生してスタックフレームの一部 カメモリ２０から偶然にスワップさｒしたことを示すと、同じアクセス誤シ処理 手続がスタックの残りを検索するのに用いらｒしる。

状態情報をスタックするマイクロシーケンスの期間中に、マイクロアドレス捕獲 ラッテ８６に含１れるマイクロアドレスは第７図に示すようにＢＣバスの−ｈを 介してＦＴ（Ｊに結合憾れる。同時に、ψ正妥邑性使食装置（ｓｅυｖａｌｉｄ ａｔｏｒ）　９２　ｒｌ、ＶＭＤＰ１２円に言まれるマイクロコードのバージョ ンを独特の方法で識別するコード％　Ｂｃババス第１−用馬１巳な部分にｈ７加 （ｉｍｐｒｔｐｐ）　する。この組合せ話はその佐実行装置４８のデータセクシ ョン４８ＣのＤＯＢに転送てＣデータバッファ９４ヲ介してメモリ２０に出力さ ｎる。命令継続マイクロシーケンスの妥当性恢歪段階のｈに、　ＭＡＬ語にスタ ック〃・ら取出され、貴行装置４８のデータセクションＡＢＣにおけるＩＲＣ５ ２とＤＥＩＮの両方にロード畑れる。ＭＡＬはＤＢＩＮからＦＴＵに転送され、 ＢＣバスに矛Ｓ合される。次に改正妥当注検倉装置９２はＭＡＬのバージョンナ ンバー愉’　分（！：　Ｆ’４　ＷＪバージョンナンバーとを比軟する。それら のバージョンナンバーか同じでなければ、改正妥活性検丘装置９２はブランチ制 御装置９乙に信号を出して市１１懺をスタックフルー人形式例外ハンドラマイク ロシーケンスに転送する。でもなけれは改正妥轟性検査鋲直９２はマイクロシー ケンスがＭＡＬのマイクロアドレス都会をアドレス４ランチ９８　にロードでき るようにするにすぎない。

ひとたびスタックフレームが妥邑であることか決定されると、マイクロシーケン スはクリティカル段階に入シ。

この段階においてはいかなる誤シも二１糾りと考えられ。

ＶＭＤＰ１２は外部的にリセットされるまで処理をやめる。

この段階のｉＭ］に、スタックの情報の残りに取出さｆて。

もとの位置又はいくつ〃・の一時レジスタに貴びロード烙γしる。例えば、マイ クロアドレス捕獲ラッテ８６　によって梱酋されたマイクロアドレスランチ６４ の内容はアドレス４ランチ９８にロードされる。し〃＼し、厳恢のスタックアク セスの恢にのみ、ＪＵＩＩ−ＡＵＬおよびＳＲの内容が一時レジスタから復元さ 扛る。この詰合１絖マイクロシーケンスの最後のマイクロ命令ｆ　ＡＯＢＥ、　 ＡＯＢＬ、　ＦＴＵおよＵ　ＤＯＢの内容を復元し、バスか１．伽装Ｄ’、　４ ６に信号を出してＳＦＪ’Ｂ９０にある情報を用いて誤ったバスサイクルを再ト し、マルチプレクサ６２に対してアドレス４ランチ９８のマイクロアドレスラッ テするように要求する。

好ｌしい形においては、５ＳＷＢ　９０の再実行ピッ）　ＲＲを伏ｉすることに よって命令貼絵マイクロシーケンスの最後のマイクロ命令によって与えられる再 開信号に応答する。スーパバイザかスタックにおけるＲＢ　ヒツトをセットして ないと、バス制御装置４６は５ＳＩｒ／Ｂ９０内のその他の情報の制御 次にそのサイクルか首尾よく完了した時を９ｉｉ外輪理６０に信号で知らせる。

他方，スーパバイザがＲＲビビッをセットすると，バス制御装置４６はバスサイ クルを再実行ぜずに，サイクルが完了したことを例外論理６０に信号で知らせる に丁きない。サイクル完了信号に応答して。

ν：」外，Ｑｕ６０Ｕマルテフレクサかアドレス４ラツチのマイクロアドレスを マイクロアドレスラッテ６４に出力できるようにする。次に誤った命令ばあたか も誤りが起さなかった刀−のようにＶＭＤＰ１２の餉体を再開する。

ＶＭＰＤ１２はまた。Ｍ（？６８０００と違２て埃在災行〒のユーザプログラム がスーパバイザ状態で実行やであるという賢覚をつくシ出すことかでさる。この ことに、状態レジスタに＞　ＩＱるスーパバイザ／ユーザピット全アクセスする すべての命令ｔ　％　独命令にすることによって行われる。

従って、スーパバイ−！７′／ユーブビットを変更又は読出す試みがユーザプロ グラムによって行われると、制御ハ必ず自動的にスーパバイザに戻る。次にスー パバイザはＳＲの適当に変更されたイメージを準備しそれをユーザプログラムに 逗子ことかでさる。次に、具のＳＲから絶縁されているユーザプログラムにそれ がスーパバイザでめるかのように思わせることができる。真のスーパバイザの叉 飲をうけてこの５．「Φスーパバイザはその他のニーサブログラムの実行を制御 できる。ユーザプログラムから真の、および存在しない資源へのアクセスを１釦 するこの能力は、兵のユーザであれ、ル似スーパバイザであれ。

ユーザがＶＭＤＰ１２を用いて仮想マシン壊境をつくシ出すことができるように する。

Ｆ”ｌに；：、　３ 国：際調頁報吉

Claims (1)

1. 【特許請求の範囲】 １０例外条件の発生を条件としてテータプロセツケによる少なくとも１つの命令 の実行を？１ｉｉＩ御する命令実行制御手段と。 批記命令笑行市（）９１手段に結合され、前記例外条件の時点における前扼命令 央行制御手段の状態を示す１セツトの情報を記憶する例外処理手しとを含むデー タプロセッサにおいて。 前記命令実行制御手段に結合され、前記命令のうちの所定の１つの前記命令実行 制御手段の実行に応答して前記状態↑合軸のに憶された１セツトを検索し、所定 の妥当性検査コードを含む前記の枝素された状態情報にのみ応答して前記の検索 された状態情報によって示される状態に前記命令実行制御手段を復元する状態復 元手段を、具えるデータプロセッサ。 ２゜例外条件の発生を条件として少なくとも１つの命令のテータプロセツ、すに よる実行を制御する命令実行制御手段と。 前記命令実行制御手段に結合され、前記例外条件が発生した時点における前記命 令実行制御手段の状態を示す情報を記憶し、前記例外条件が解決された後に前記 の記憶された状態情報を検索し、妥当性検量信号に応答して前記の＠累でｎた状 態情報を用いて前記命令実行制御手段の状態を復元する例外処理手段と。 ＭｉＪ記例外処理手段に結合され、所定の妥当性検査コードを前記例外処理手段 に与えて前記状態情報の一部として記憶し、前記妥当性検査コードを含む前記の 検素された状態情報にのみ応答して前記妥当性検査信号を与える妥当性検査信号 と、を含むデータプロセッサ。 ６、例外条件が発生した時点におけるデータプロセッサの状態を示す情報を記憶 するステップと。 所定の妥当性検査コードを前記状態情報の一部として記憶するステップと。 前記例外条件が解決された後に前記の記憶された状態情報を検索するステップと 。 前記妥当性検表コードを含む前記の検索された状態情報のみに応答して前記の検 索された状態情報によって示される状態に前ＭＣデータプロセッサの状態を復元 するステップとを含む。 データプロセッサによる命令の実行中に発生する例外条件から回復する方法。