JPS5949019A - サイリスタのゲ−ト制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はゲートターンオフサイリスタや静電誘導サイリ
スクのゲート制御装置に係り、特に、数Ａ以下の負荷電
流を小さな判御電力で制御するに好適なサイリスタ制御
装置に関する。

第１図はｔｒ４ｆａ昭５４−１１９３８０　号に示さ：
ｈている静電誘導サイリスタを制御する従来のゲート制
御極Ｎ例を示したものであり、電力損失が少なく高速タ
ーンオンが可能なものである。主静電誘導サイリスタＳ
Ｍのアノード端子Ａは負荷１１ｔ、を介して主′ｉｔ源
Ｅ８の正極に接続され、又、主サイリスタＳＭのカソー
ドには主電源ＥＩ＋の負極に接続されている。この主静
電誘導サイリスタＳＭのゲート端子Ｇはターンオフ用ゲ
ート電源Ｅａの負極に接続され、このゲート電源Ｅｏの
正極は制御用の静電誘導サイリスタ８ａのアノードに接
続されている。この制菌用のＲＬｕ誘導サイリスタＳ。

のカソードは主静電誘導サイリスタＢｙのカソード端子
Ｋに接続されている。又、主静電誘導サイリスクＳＭの
前記ゲート端子ＧはリアクトルＬの一端に接続され、こ
のリアクトルＬの他端はトランジスタＴ、のエミッタに
接続されている。とのトランジスタＴ、のコレクタは主
静電誘導サイリスタＳｙのカソード端子Ｋに接続されて
いる。即ち、主サイリスタＳＭのゲートとカソード間に
ゲート電源Ｅｏと制御用の静電誘導サイリスタＳ。

との直列接続されたものと、リアクトルＬとトランジス
タＴ、とが直列接続されたものとが並列に接続されてい
る。

次に第２図を用いて第１図に示した主静電誘導サイリス
タＳｙの制御動作について説明する。今、主静電１導サ
イリスタＳＭがターンオフ状態であると仮定し、第２図
（Ａ）で示す時点ｔ１に、この主静電誘導サイリスタＳ
ｖをターンオンさせることとする。この場合時点ｔ、よ
り少し早い時点１ｏでトランジスタＴ２に第２図（Ｅ）
で示す様なベース電流ｉｎｔ流す。するど、ゲート電源
Ｅ　（Ｂ　、静電誘導サイリスタＳｏ、）ラノジスタＴ
、及びリアクトルＬを直列接続した回路に、第２図ＣＤ
）に示す電流ｉｔ、（’Ｊアクドル電流）が流れ始める
。この電流ｉＬは、期間１０〜１．に於いて次式で表す
ことが出来る。

但し、Ｒ１はトランジスタＴｒ、制研用の静電誘導サイ
リスタＳａ、　　リアクトルＬ等による前記直列接続回
路の等価抵抗値、ＬはリアクトルＬのインタフタンス、
ｔは電流ｉｈが流れ始めてからの経過時間である。尚、
前記等価祇抗値Ｒ１はトランジスタＴ　ｒ　、制量用の
静電誘導サイリスタＳａの電圧、電流特性等に依存する
が、ここでは一定と仮定しである。

第２図のＣＤ）で示したｉＬが要求値に達した時点ｔ、
で、制御用の静電誘導サイリスタＳｏの端子ｏ／　、に
／’間に逆バイアスゲート電圧ＶＧ・ＯＮを印カロする
、と、この静電誘導サイリスタＳｏは高インピーダンス
状態になる。この結果、主静電誘導サイリスタＳＭのゲ
ート、カソード間に印加されているゲート電源Ｅ　Ｇの
電圧が静電誘導サイリスタＳｏによって阻止される為、
主静電誘導サイリスタＳ　ｈＹのゲート、カソード間の
逆ノくイアス１１Ｗ圧Ｖｃに　はほは零となり、主静電
誘導サイリスタＳＭの端子Ｇ、に間は低インピーダンス
状態となる。従って、リアクトルＬに蓄積されたエネル
ギーは、第２図の（Ｃ）に示す如く、主Ｉ”Ｊ　（Ｌ誘
導サイリスタＢｙのゲートに流入するゲート電流ｉ。

として放出される。この場合のゲート電流ｉｏは近似的
に次式で表すことが出来る。

但し、上式のＩＬ　（ｔ＋　　）は（１）式のｉｔ、を
示し、ｔ、はｉａが流れ始める時点を示しており、等価
抵抗値Ｒ６は主静電誘導サイリスタＳＭのグリッド、カ
ソード間インピーダンスとトランジスタＴ７のインピー
ダンスによシ決定される値であ゛す、ｔはｉｏが流れ始
めてからの経過１１ｊ７間を示している。

以上の様に、主静電誘導サイリスタＢｙのグリットカン
ード間逆バイアス電圧がＶａＫ；Ｏとなると、ＶＧＫ＜
０　　の「１に、主ｉ耐１ｋ　２ｆｊ　４サイリスタＳ
Ｍの素子内部に存在するチャンネル領域に形成されてい
た空乏層が扶くなり、主静電誘導サイリスタＳＨのアノ
ードとカソード間に電流が流れ易くなる。これと同時に
、リアクトルＬから（２）式に与えられる電流が主計電
誘４−！ＪＴイリスタＳＭのゲートに流入する為、この
サイリスタＳＭのターンオン動作が加速され、第２図（
Ａ）に示すようにサイリスタＳｙのアノニド電流ｉＡの
立上りが早くなる。

ところで、ゲート電流ｉＧはトランジスタＴ。

のベース電流ｉ！ｌを零にするとこのトランジスタＴ１
がオフ゛となって流れなくなる。又、ｆｉｉＩｌ　ａｌ
ｌ用の静電誘導サイリスタＳａのゲートカソード間に印
加した逆バイアス電圧ｖＧ−ＯＮを第２図ＣＢ）に示す
如く、時点ｔ３に於いて取除くと、制御用の静ｋ　誘導
サイリスタＳａのアノードとカソード間が低インピーダ
ンスとなる。その結果、ゲート電源ＢＧの電圧が、主静
電誘導サイリスタＳＭのゲートカソード間に印加され（
ＶＧＫ〈０）、この時点から主静電誘導サイリスタＳＭ
が阻止状態となって、第２図（Ａ）に示す如くアノード
電流ｉａ力玉流れなくなる。

第３図は上記動作中のＶａｘ、！ｏ及びｉＢの動作波形
線図である。この場合、Ｌ＝　１５　ｔｔＨＥａ＝−６
０Ｖ、制御用のｎ電誘導すイリスタＳａのハ（１方向ア
ノードカソード１ｔｉｌ耐圧は６００ｖであり、Ｓｏの
７７−　）”　カフ　−）”間１ｔｔ、圧１００　Ｖ　
ｋ　Ｖａ　・ｏＮ＝−２０Ｖで阻止出来る。第３図の期
間ｔ。〜ｔ８に於いて、主台！Ｉ電、湾ａｆｉサイリス
タＳＭ（７）ケートカソード間電圧であるＶａＫ　は、
ＶＱＫ〜−２５Ｖの比軟的なだらかな部分を帷て零とな
っている。

即し、主動ｍ　Ｈｈ　４サイリスタＳＭの逆ノ（イアス
ケート１．圧ｌ　ＶＧＫ　ｌが小さくなる期１１が存在
している。この原因は、トランジスタエアにベース電流
ｉＢを通゛屯し始める時点ｔ。かう２〜３μｓ間に於い
て、制御用の静電誘導サイリスクＳｏのインピーダンス
が低くなっていない為、ｉもの立上り上昇４（ｄ　ｉ　
１．　／　ｄ　ｔが小さく、リアクトルＬの両側に、ヵ
起さ謁、１工り恵体、８ゲー４、。よお。。１（−Ｌ工
ｉ Ｅａとすくに等しくならない為である。この様に第３図
に示す如く主静電誘導サイリスタＳＭのター／オンが直
前の時間１０〜１１間でＩＶＧＫ＋が小さな値をとる領
域があると、アノードカソード間が多数のチャンネルで
構成されている主静電誘導サイリスタＳＭが、局部的に
ターンオンする。

この場合、高いアノード電圧阻止状態の場付では、局部
的にターンオンした部分の局部加熱により局部的ブレー
クオーバが発生し、静電誘導サイリスタＳＭが破壊して
しまう欠点が生じる。従って、時点ｔ。−１１間でＩＶ
ＧＫ＋が零でなく小さな値を有する部分をなくす様にし
なければならない。

本発明の目的は、上記の欠点を解消し、局部的なブレー
クオーバによる主静電誘導サイリスタの破壊を防止した
サイリスタのゲート制御装置を提供することにある。

本発明は、負荷への電流をオンオフする主サイリスタの
ゲート回路に、電圧蓄積リアクトルを備え、このリアク
トルからの放出電圧により主サイリスタをターンオンさ
せるゲート制御装置に於いて、前記重圧蓄積リアクトル
に流す電流をオンオフするトランジスタをオンさせるベ
ース電流を通電し始める時点ｔ０よシも早く、主サイリ
スクのゲートに印加する逆バイアス電圧をオン、オフす
る静電誘導サイリスクを低インピーダンス状態にしてお
く手段を設け、前記ベース電流の流れ始めに大きな電流
が前記静電誘導サイリスタを；ＩＩ］して前記リアクト
ルに流れる様にし、このリアクトルの両端の電圧が直ち
にこのリアクトルに電流を流す電源の１［も圧にほぼ等
しくなる様にして、主サイリスタをター／オンしようと
する直前にこのサイリスタのハート逆バイアス電圧が急
峻に零となるようにすることにより、上記目的を達成す
る。

以下本発明の実施例を従来例と同部品は同符号を用いて
同曲に従って説明する。

第４図は本発明のサイリスタゲート制御装置の一実施例
を示す回路図である。主電源Ｅｇが負荷ＲＬに主静電誘
導サイリスタｓＭを介して接続されている。この主計ｆ
ｌＬ　ｍ４導サイリスタＳＭのゲートとカソード間には
ゲート電源Ｅａと制御用の静電誘導サイリスタＳｏとの
直列接続されたものが接続されている。又同様にこのゲ
ートとカソード間にはりアクドルＬとトランジスタｌｌ
Ｉｒとが直列接続されたものが接続されており、ここ迄
は第１図で示しだ従来例と同様である。本実施例の特徴
は主静電誘導サイリスタＳＭのゲートとカソード間に抵
抗１（、ａが接続されているところにある。この抵抗Ｒ
ｏの抵抗値は、ゲート電源Ｅｏと制御用の静電、誘導サ
イリスタＳｏとこの抵抗ＬＬａとにより構成される直列
回路に於いて、抵抗１１ａを流れる電流ｒＢが数１０ｍ
Ａ程度となる様な値に設定されてお！’　、ｆｌｆｌｌ
　Ｉ卸用の静電誘導サイリスクＳａを低インピーダンス
状態にしておくものである。

次に本実施例の動作を第５図に従って説明するが、主な
動作は従来例の！Ｂ２図のところで説明した動作と同様
である為、ここでは本実施例の特減的動作についてのみ
説明する。主静電誘導サイリスクＳＭをターンオンさせ
る直前の期間ｔ。〜ｔ、に於いて、前述した様に本実施
例では抵抗Ｒａを通して′電流ｉＲが流れる為、制御用
の静電誘導サイリスタＳｏは低インピーダンス状態とな
っており、主静電誘導サイリスクＳ　Ｍのゲートカソー
ド間電圧ｖＧＫは一５０Ｖ付近から急峻に零となり、そ
の途中でＶＧＫの絶対値がある値を有する状態を通るこ
とが外い。従って、主静電、誘導サイリスタＳＭの１１
）′Ｊ部的なブレークオーバは生じない。

しかし、本実施例では、第６図に示す如く、主査ｐ’ｒ
ｊｆ、Ｇ％導サイリスタＳＭのゲート電流ｉｏが零にな
ったＬ　Ｖｏｘ＜ＯとなってサイリスタＦ３ｙのゲート
に逆バイアスがかかる為、主６）電誘導ザイリスタＳＭ
のアノード電流が小さいｏ、′’ｉ　（例えば２八以下
）、アノード眠流ｉムが流れなくなってしまう場合が生
じることがある。この原因は以下に説明する如くである
。即ち、第４図に示した回路に於いて、制御用の静’Ｋ
　Ｒ導すイリスタＳ　Ｇのゲートカソード間に負電圧（
Ｖｃ　、ＯＮ＜　０　）を印加すると、サイリスクＳｏ
のインピーダンスはこの素子内でのキャリア再結合によ
るキャリアの消滅により増大していく。第６図に示す様
に、時点ｔ、から約１００μｓの間ニー１：では、サイ
リスタＳａの素子内にキャリアが残存している為、静′
屯誘導サイリスタ８ａ、抵抗ＲＧ１ゲート電源Ｅａとか
らなる閉回路に、電流ｉｎが流れる。この為、この電流
ｉ１により主静電誘導サイリスタＳＭのゲートカソード
間にＲｏ　Ｘ　ｉ　ｎ　　なる逆電圧が印加され、従っ
てこれによυ主静電誘導サイリスタＳＭがターンオフし
て７ノード電流ｊムが流れなくなる。

但し、Ｘは回路のインピーダンスである。

そこで本実施例では、主静電誘導サイリスタＢｙのゲー
トカソード間電圧Ｖ、ａ＋ｔが上記電流ｉＨによシ負と
ならない様にする為、第７図に示す如くトランジスタＴ
ｒのベース電流ｉｎの通電幅を従来よりも長くして、制
御用の静電誘導サイリスタ８ａが逆回復して高インピー
ダンスとなる迄、トランジスタＴ、のコレクタ、エミッ
タ間を低インピーダンス状態にしておけば、上記逆電圧
は発生しない。この為、本実施例では第７図に示す如く
トランジスタＴ、のベース電流ｉｎの通電時間を長くし
ている。この様にすることにより、主静電誘導サイリス
タ８Ｍのアノードカソード間電流ｉＡが約Ｃ１，Ｉ　Ａ
と小さい値であっても、そのまま引続き電流が流れター
ンオフをすることはない。

本実施例によれば、抵抗Ｒｏを主静電誘導サイリスタＳ
Ｍのゲートカソード間に挿入することにより、サイリス
タＳＭのターンオン直前に制御用の静電誘導サイリスタ
Ｓｏに電流ｉＲを流してサイリスタ８Ｍを低インピーダ
ンス状態とすることにより、主ｎ　％＋　Ｎ％導ササ４
９１２８Ｍゲートカソード間にかかつている負電圧Ｖａ
ｔ　　を急峻に零とするととで、主静電誘導サイリスク
ＳＭの局部的ブレークオーバを防止して、との主１（７
１電誘導サイリスタＳＭの破壊を防止する効果がある。

第８図は本発明の他の実施例を示す回路図である。本実
施例は第４図に余した前実施例とほぼ同様であるが異な
るところを以下述べると、リアクトルＬの主静電誘導サ
イリスタＳＭのゲート側の一端とトランジスタＴ、のベ
ースとをダイオードＤと抵抗Ｒ１で接続したところにあ
る。この様なダイオードＤと抵抗Ｒからなる回路を付設
することにより、リアクトル電流ｉ１の一部分ｉＬ１を
前記ダイオードＤと抵抗Ｒｆ介してトランジスタＴ。

のベースに導き、これをベース電流として利用すること
により、実質的に前実施例の第７図に示した如くトラン
ジスタのベース電流の通電時間を長くしたのと同様の効
果を持たせである。即ち本実施例では第９図に示す如く
トランジスタ′Ｉ′、のベース電流通電時間が短く、且
つ、主静電誘導サイリスタＳＭのアノードカソード間電
流が小さい場合でも、このサイリスクＳＭのアノード電
流を流し続けることが出来る。伺、この場合リアクトル
のインダクタンスＬの値を制Ｘｉ用の静電誘導サイリス
タ８ｏが逆回復して高インピーダンスとなる迄、前記ｉ
Ｌｌが流れる様な値に設定する。

本実施例では、ベース電流ｉＩＩのパルス幅が狭くても
０．１　Ａ程度のアノード電流を主静電誘導サイリスタ
ＳＭを通して負荷ＥＬＬに供給することが出来る。この
ことは、実際に主静電誘導サイリスタ８Ｍのアノードカ
ソード間印加電圧がｔｏｎｏｖ以上の高いものでは、ベ
ース電流ｉｎのパルス幅が狭くてもよい為、ベース電流
供給電源を小型化点があシ、他の効果は同様である。

ところで、上記した両実施例とも、Ｒ７Ｅ来の高耐圧サ
イリスタでアノードカソード間電流がＩＡＡ以下制御す
る場合、ゲート電流を前記アノードカソード間電流が通
電される期間だけ流し続けてサイリスタをターンオン状
態とする必要があったが、本実施例ではアノードカソー
ド間′１υ流が０．１Ａ程度の小さなものでも、ゲート
電流を流し続ける必要がなく、ゲート電源を小形として
コストを低減さぜる効果がある。従って、電車の界磁チ
ョッパの様に、モータのスピードをコントロールする為
数Ａ以下の小さな゛に流を制御するものに、本実施例の
サイリスタのゲート制御装ｍ：を使用すれば、コスト低
減を図ることが出来る。

以上記述した如く本発明のサイリスタのゲート制御装置
に依れば、主静電誘導サイリスタをターンオンする直前
の該サイリスタのゲート通バイアス電圧を急激に零とす
ることにより、局部的なブレークオーバによる主静電誘
導サイリスタの破壊を防止することが出来る。

【図面の簡単な説明】

第１図は従来の静％Ｍ＜導サイリスタのゲート制御装置
の一例を示した回路図、第２図（Ａ）乃至（Ｅ＞は？？
、１図で示したゲート制御装釘の動作波形線図、第３図
は第１図で示した主静電１導サイリスタのゲートカソー
ド間電圧Ｖａｉｎ、ゲート現流ｉＧ、）ランジスタのベ
ース電流１Ｂの関係を示した動作波形線図、第４図は本
発明のサイリスタのゲート制御装膜の一実施例を示した
回路図、第５図は第４図に示した実施例の動作波形線図
、第６図は第４図に示したトランジスタのベース電流パ
ルスの幅が狭く、主静電６．り導ザイリスタのアノード
電流が小さい場合の動作波形線図、第７図は第４図に示
した実施例のトランジスタのベース電流パルス幅が広い
場合の各部の動作波形線図、第８図は本発明の他の実施
例を示す回路図、詑９図は第８図で示した実施例の動作
波形線図である。 ■）・・・ダイオード、ＥＧ・・・制御用電源、Ｌ・・
・リアクトル、ａ、Ｒａ・・・抵抗器、ｓＧ・・・制御
用静電湧導サイリスタ、ＳＭ・・・主計′ｌ！誘導ザイ
リスタ、１゛Ｔ・・・トランジスタ。 第１　目 茅２　目 ｔｏ　　Ｚｒ　　’Ｃ２２’Ｊ ＄３　目 茅４　目 第６′　図 ＄　ｌ　固 ｉｆ、７　　目 茅８　目 茅　　ン　　　Ｆす

Claims (1)

1. 【特許請求の範囲】 １、　アノード、カソード間の主電流を、ゲートに所定
   のバイアス′ｔ４圧を印加することによシ、オン、オフ
   する主サイリスタのゲートとカソード間に、電圧蓄積用
   のりアクドル及び第１の半導体スイッチ素子を直列に接
   続して成る第１の回路と、制御用電源及び第２の半導体
   スイッチ素子を直列接続して成る第２の回路とを備え、
   第２の半導体スイッチ素子を閉じて主サイリスクのゲー
   ト、カソード間に制御用電源の電圧を印加してこの主サ
   イリスタをオフ状態とし、次に第１の半導体スイッチ素
   子を閉じて前記リアクトルに制御用電源からの電気エネ
   ルギーを蓄積した後、第２の半導体スイッチ素子を開い
   て前記リアクトルに蓄積された電気エネルギーを主サイ
   リスクのゲート、カソード間に印加してこの主サイリス
   タをオン状態とし、しかる後に第１の半導体スイッチ素
   子を開とするサイリスタのゲート制御装置において、主
   サイリスタのゲート、カソード間に、第１の半導体スイ
   ッチ素子をオンする時点よりも以前に第２の半導体スイ
   ッチ素子のインピーダンスを低下させるだめの電流を制
   御用電源から流すだめの手段を接続したことを特徴とす
   るサイリスタのゲート制御装置。　・ ２、第２の半導体スイッチ素子を開いて主サイリスタを
   オ／さぜる際に、この第２の半導体スイッチ素子のイン
   ピーダンスが十分高くなるまで、第１の半導体スイッチ
   素子を閉じておくことを特徴とする特許請求の範囲第１
   項記載のサイリスタのゲート制御装置。 ３、前記第１の半導体スイッチ素子がトランジスタであ
   り、第２の半導体スイッチ索子が静電誘導サイリスクで
   あることを特徴とする特許請求の範囲第１項記載のサイ
   リスタのゲート制御装：謀。 ４、　前記第１の半導体スイッチ素子のインピーダンス
   を低下させる手段として、抵抗器を主サイリスタのゲー
   トとカソード間に接続したことを特徴とする特許請求の
   範囲第２項記載のサイリスクのゲート制御装置。