JPS5944655B2 - 大きさの異なる二つのインタ−フエ−スの間で可変長さのデ−タブロツクを転送する装置 - Google Patents

Description

【発明の詳細な説明】 本発明は２つのデータ処理装置の間のインターフエース
での大きさが互に異るようなデータ処理装置間で、可変
次元のデータプロツクを転送するための装置に関するも
のである。

特に、本発明の装置は高速周辺装置と高速メモリとの間
のバツフア技術に関するものである。

データの先入れ先出し（ＦＩＦＯ）の原理で作用するダ
イナミツク直列メモリは公知である。この種メモリは実
際には集積回路製造業者によつて製作されており、この
種ダイナミツク直列メモリの例としてはＭＭｌ５．７４
ｌと呼ばれるモノリン・メモワ会社（ＭＯｎＯｌｌｔｈ
ｉｅＭｅｍＯｒｉｅｓＩｎｃＯｒｐＯｒａｌｅｄ）製の
ものがある。この製品は極めて優れたものではあるが、
その利用には種々の問題があつて、特にバツフアの問題
では大かれ少なかれ複雑な外部アダプタを用いなければ
ならない。

その結果、材料に依存し、製作が複雑になり、設置面積
が大きくなり且つ製作されたものの信頼性及び精度が低
下する。

電子回路の材料の小型化、特にＬＳＩ（大型集積化）技
術で構成要素を作るようになつて、回路はさらに大型集
積化されている。

その結果、価格が大巾に下がり、電子機器の製作が簡単
になり、材料の融通性が向上した。本発明の目的は、大
きさと長さが互に異るデータ群を受けたり出したりする
互に異る高速装置の間のインターフエースの実際の形状
に最大限自由に対応できるようなＬＳＩ（大型集積回路
）法で簡単に製作できる新規な装置を提供することにあ
る。

本発明の装置は、先入れ先出し（ＦＩＦＯ）の原理で作
動するダイナミツクメモリ列を有する第１の構造体を含
んでいる。

この第１の構造体は、上記本発明装置の入力または出力
データの記憶または転送をするためのインターフエース
であつて、このインターフエースは入力データワード貯
蔵用の第１装置と、出力データワード貯蔵用の第１装置
と、出力データータワード貯蔵用の第２装置とによつて
構成され、これら第１と第２のデータ貯蔵容量は互に異
つており、外部発信装置を介して伝達され処理されるワ
ードの数に応じて本装置の人力側のデータ貯蔵装置の読
取りを許可し、且つダイナミツクメモリ列の内部へのデ
ータワードの進行を許可する指令装置であつて、この指
令装置は前記第１装置と本装置内での入力データの同期
を行なわせるための本装置外部の装置とに接続されてお
り、ダイナミツクメモリ列の出力データワードの書込み
を許可し、且つ本装置の出力側のデータ貯蔵手段の内部
の使用可能貯蔵場所に応じて本装置の出力側のデータ貯
蔵手段内へ送りだす指令装置であつて、この指令装置は
前記第２装置と本装置から出力される情報を同期させる
本装置外部に設けられた装置とに接続されており、−本
装置の外部に伝達されたデータワードの数に応じてダイ
ナミツクメモリ列内に読取られたデータワードの前記第
２装置への読取りをさせる前記の読取り許可指令装置に
接続された本装置の外部に伝達されるデータワードの数
を制御する装置。

とから成る。

本発明は添付図面に示した実施例についての次の説明に
よつてよりよく理解できよう。

便宜上、以下の説明において、１フリツプ・フロツプ回
路または線が１になる゛という表現はフリツプ・フロツ
プ回路または線が２進法のＯ状態から２進法の１状態に
変わり、これら素子が“丁゛状態に変るということはフ
リツプ・フロツプ回路または線上に、２進法の゛０”状
態に対応し且つ電圧が０レベルにある（便宜上）基準電
圧に対して、正または負の電圧レベルを有する信号が出
るということを意味するものとする。

第１図は本発明装置を単純化して示したものであり、こ
の図に示した装置は次の３つの部分から構成されている
、すなわち、１で示される第１部分はデータをケーブル
５を介して他へ転送する前あるいはケーブル５を介して
他からデータが転送されてきた後にそれらデータを貯蔵
しておくレジスタによつて構成されている。

この部分１の入出力とケーブル５との結合は両方向性で
ある。−２で示される第２部分はデータワードをこの装
置の第１部分と第３部分の間で転送するための指令一制
御素子によつて構成されるダイナミツクメモリ列（動的
直列メモリ群）である。

３で示される第３部分はケーブル４を介してデータを出
力に転送する前あるいは入力にデータを受けた後にそれ
らデータを貯蔵しておくためのレジスタによつて構成さ
れている。

この部分３とケーブル４との間の結合は両方向性である
。以下に述べる実施例はケーブル５に２ワードのデータ
が転送され且つケーブル４には８ワードのデータが転送
される時のものを対象にしているが、以下の説明かられ
かるようにこの図示実施例に限定されるものではないこ
とは明らかである。第２図は外部装置と本装置との連結
位置とその構成とを示している。区画１は第１図の第１
部分を構成する少容量の貯蔵地帯を示す区画２と第１図
の第３部分を構成する大容量の貯蔵地帯を示す区画３と
の間に設けられたダイナミツクメモリ列を示している。
区画６はこれら２つの貯蔵地帯２，３及びダイナミツク
メモリ列１に連結された指令−制御地帯である。大容量
貯蔵区画３と小容量貯蔵区画２とにはデータ回路４，５
がそれぞれ接続されている。

第２図の右側にはこの装置内の論理回路を指令制御する
ための各種配線が示されている。次に、添付図面で用い
られている符号について説明する。

線ＤＩＲは２つのインターフエースのどちらの方向に転
送が行なわれるかを決めるもの。

この装置がケーブル４を介して高速メモリに、またケー
ブル５を介して周辺装置にそれぞれ結合されていると仮
定すると、このＤＩＲ信号は周辺装置からメモリへのデ
ータの入力を意味するレベル１をとり、逆方向に転送を
行う場合すなわちメモリーのデータを出す場合にはレベ
ルＯをとる。

線ＭＲは入出力操作が新たに始まる前に常にこの装置の
制御回路６を始動させるためのもの。線ＳＣは本発明装
置を同期させるためのもの。線０ＴＶはこの実施例では
、２つの異つた型の情報を取扱うことのできる４本の電
線によつて構成される。データの入力時には線０ＴＶの
信号は、大容量貯蔵区画すなわちレジスタ３内にあるデ
ータワードすなわちデータ語の符号化された数を２進形
態で出す。

実施例の場合、この数はＯ〜８である。これらの情報は
ラインＳＣからくるクロツク信号で同期して出される。
データの出力時には、２本の線のみが意味を持ち、これ
ら線上の信号は、より制限された記憶容量を有する少容
量区画すなわちレジスタ１内にある可変データの数を提
供する。

２語のデータのためのこの実施例ではこの数はＯから２
の間である。

これらの情報は線ＳＣからくるクロツク信号で同期して
出される。線１ＡＥに現われる信号は入力時には記憶領
域１における２つのレジスタが空であること並びに次の
新しい操作を行えるということを示し、また、出力時に
は大容量貯蔵区画３内の８つのレジスタが空であるとい
うこと並びに次の新しい操作が可能であるということを
示す。

線ＡＦＥは二つの信号を出し、入力時にはダイナミツク
メモリ列区画１と少容量貯蔵区画２とが空であること、
また出力時にはダイナミツクメモり列（ＦＩＦＯ）２と
大容量貯蔵区画３とが空であることを示す。

この線は進行中の転送の終りを決定し且つ残つているデ
ータの利用を許可するために他の外部信号と一緒に用い
られる。

線ＬＥＥはデータを計算するためやデータを入力操作時
に記入するために、一つの操作が行なわれたことを本装
置に示す。

この線は線ＬＣＥで示される値を有効化する。

線ＬＣＥは４本の電線によつて構成され、線ＬＥＥ上に
信号がある時にどれだけのデータが操作中に処理された
かを示す。線ＳＥＥは入力操作時にデータを書き込むた
め、あるいは出力操作時にデータを計算するために、一
つの操作が行なわれたことを装置に示すもので、この線
上の信号は線ＳＣＥ上の信号を有効化する。

線ＳＣＥは２本の電線で構成されて、ＳＥＥが存在する
時に一操作中にどれだけのデータを受けたかを示す。

入出力データ線４は２ビツトの８ワードの転送用のもの
であり、大容量貯蔵区画３と組合されている。

これらの転送は２方向状態で行なわれる。データ線５上
の２ビツト２ワードの転送は２方向状態で小容量貯蔵区
画２と組合されている。第３図は本発明装置の内部回路
の実施例を詳細に示したものである。説明を簡単にする
ために、高速メモリの情報の入力操作の実施例について
説明する。

情報の出力操作は以下で述べる入力操作と同じ回路で行
われるので、出力操作については繰り返して述べなくて
も本発明は十分理解できよう。第３図に示す装置は７つ
の装置を組合せて構成されている。

第１装置ば第１入力データが第１出力データである゛と
の原理によつて作動するダイナミツクメモリ列３０１に
よつて構成されている。このメモリの内部に転送される
データは端子１と２から入る。１度に転送できるデータ
は１ワードであり、このワードは２ビツトによつて構成
されており、そのウエイト（重さ）の小さい方のビツト
が入力１に、また他方のビツトが入力２に入る。

メモリ列すなわちＦＩＦＯ３Ｏｌの端子３上の指令信号
Ｓｈオ、ＦＩＦＯ３ｌＯの端子１と２を介してＦＩＦＯ
３Ｏｌに入つた入力データを有効化する。

出力４はメモリ列３０１の入力が１ワードを受け入れ得
るということを示す信号を伝える電線に結合されている
。入力５はメモリ列３０１の出力７，８を介して１ワー
ドを出力させる指令信号ＳＯを伝える電線に連結されて
いる。

出力６０Ｒは１ワードがメモリ列３０１から出力できる
ということを示す信号を伝える電線に連結されている。

入力９は同期クロツク信号ＳＣを伝える電線に接続され
ている。

出力１０はＡＮＤゲート３２０の入力１に結合されてい
て、ダイナミックメモリ列３０１が空の時に信号ＦＥを
発する。

メモリ列３０１は積層レジスタによつて構成され、１ワ
ードが積層レジスタの最初のレジスタ（下層）に入ると
、このワードはクロツク信号ＳＣのリズムに合わせて順
次各レジスタに伝達されて、既に人力済みの最後のワー
ドが入つているレジスタの前の空にされた最後のレジス
タに入れられる。

この装置外部とのインターフエースを構成する装置はこ
の装置に入つて来るデータを貯蔵する機能を有する第１
装置と、出てゆくデータを貯蔵する機能を有する第２装
置とによつて構成され、第１装置は各々が２ビツトの大
きさを有する２ワードを貯蔵できるレジスタ３０２とし
て図示されている。

この２ワード（第１ワード、第２ワードという）はこの
装置を外部周辺装置と連結するケーブルＤの４本の電線
を介して入つてくる。図面を簡単にするため、図では単
に１つの入力１で示してある。このレジスタ３０２の入
力２には同期信号ＳＣが送られる。１ワードまをは２ワ
ードのレジスタ３０２への記入はレジスタの入力６への
書き込み指令信号によつて行なわれる。

一つのワードが常にレジスタの位置決め用ワードである
場合（例えば第１ワードが一定の場合）には、単に一つ
のワードのみを書き込むようにすることもできる。レジ
スタ３０２のデ゛一タの出力はダイナミツクメモリ列３
０１の入力１と２に接続されたその出力４と５へ１ワー
ドづつ行なわれる。

レジスタ３０２に含まれる２つのワードの読取りの選択
はレジスタの入力３へ信号を送ることによつて行なわれ
る。例えば、入力３が論理０の時には第１ワードが読取
られ、入力３が論理１の時には第２ワードが読取られる
。レジスタ３０２での書込み指令信号は信号ＳＥＥが送
られるこの装置の端子とこのレジスタの端子６とを接続
している電線で送られる。

レジスタ３０２の読取り指令信号はレジスタ３０３に含
まれる第２ワードが読まれるたびごとにレベル１となる
バランス回路３１３とこのレジスタの端子３とを接続し
ている電線で送られる。

前記第２装置は２つのレジスタ３０３と３０４との組合
せで示されている。これらのレジスタはシフトレジスタ
列であり、それらの入力１はメモリ列３０１の各出力７
と８に接続されている。各レジスタの入力２には各クロ
ツクサイクルごとに一つのビツト位置から各レジスタ内
の次のビツト位置へ連続シフトさせるクロツク信号が送
られる。各レジスタの入力２は４入力式ＡＮＤゲート３
０５の出力５と連結されている。このゲート３０５の役
目は各レジスタ３０３，３０４へ送られるクロツク信号
を制御する。シフトレジスタ３０３と３０４の出力３〜
１０は本装置を外部高速メモリに連結しているケーブル
ＤＯを構成する電線Ａ１〜Ａ８，Ｂｌ〜Ｂ８にそれぞれ
結合されている。

端子７と８を介してダイナミツクメモリ列３０１から１
ワードが出力されると、このワードは入力１を介してレ
ジスタ３０３と３０４にそれぞれ入り、ウエイトの小さ
いビツトがレジスタ３０４の入力１に入る。

両方のレジスタが一ぱいになつた時には、データワード
のビツト位置は一方のレジスタの各ビツト位置と他方の
レジスタのそれとが互いに対応している。すなわち、取
り出される最初のワードは一対の値Ｂ８，Ａ８・・・・
・・で表わされ、最後のワードは一対の値Ｂｌ，Ａｌで
表わされる。２ビツト８ワードで構成される１データは
次の順序でケーブルＤＯ上を再び伝達される。

第８ワード第７ワード・・・・・・第２ワード第１ワー
ド本装置を構成する第４装置はこの装置の入力時にデー
タ貯蔵装置の読取りを制御し、処理されるワード数に応
じてメモリ列３０１内にデータワードを進める指令装置
によつて構成されている。

この指令装置は２つのフリツプ・フロツプ回路ＲＳ３ｌ
Ｏ，３ｌｌと２つのフリツプ・フロツプ回路３１３，３
１４との組合せによつて構成されている。フリツプ・フ
ロツプ回路３１０，３１１の入力Ｓはこの装置を外部に
連結する線ＳＣＥの２本の電線にそれぞれ接続されてい
て、入力転送時にレジスタ３０２のデータ転送が１ワー
ドの長さか２ワードの長さかを表示する。

１ワードの長さのデータ転送の場合には、フリツプ・フ
ロツプ回路３１０が状態１になり、２ワードの長さの場
合にはフリツプ・フロツプ回路３１１が状態１になる。

これら２つのフリツプ・フロツプ回路はそれらのりセツ
ト入力Ｒ（こ論理１を加えるとゼロにりセツトされる。

２つのフリツプ・フロツプ回路の各入力Ｒは２入力式゛
０Ｒ”ゲート３１２の出力３に接続されている。

０Ｒゲート３１２の入力１はフリツプ・フロツプ回路３
１４の出力ＱＸに、また０Ｒゲート３１２の入力２はフ
リツプ・フロツプ回路３１３の出力Ｑに連結されている
。

従つて、フリツプ・フロツプ回路３１４がゼロ状態にな
つた時或はフリツプ・フロツプ回路３１３が状態１にな
つた時にフリツプ・フロツプ回路３１０，３１１はゼロ
に戻される。

フリツプ・フロツプ回路３１０，３１１が１をとるよう
なゼロ状態への戻りは、各フリツプ・フロツプ回路の入
力ＣＫを本装置の信号ＳＣを受ける外部端子に接続して
いる電線にクロツク信号が加えられた時に同期して行な
われる。フリツプ・フロツプ回路３１４は信号ＡＥを発
生し、この信号１ＡＥはフリツプ・フロツプ回路３１４
が１状態にある時に存在する。

このフリツプフロツプ回路の１への変化はその入力Ｊに
論理１が加えられた時に起る、フリツプ・フロツプ回路
３１４の入力Ｊは２入力式０Ｒゲート３１５の出力３に
接続されており、０Ｒゲート３１５のの入力１はＡＮＤ
ゲート３１７の出力５に接続されている。０Ｒゲート３
１５の入力２はＡＮＤゲート３１８の出力４と接続され
ている。

ＡＮＤゲート３１７の入力１はインバータ３１９の出力
２に結合されており、このインバータの入力１は信号を
ＳＥＥを受ける装置の外部端子に接続されている。

ＡＮＤゲート３１７の入力２はフリツプ・フロツプ回路
３１１の出力Ｑに連結されていて、２ワードの転送が行
なわれる時にＡＮＤゲート３１７を有効化する。

ＡＮＤゲート３１７の入力３はメモリ列３０１の出力４
に接続されていて、メモリ列３０１の入力レジスタが空
になつていて、１ワードを受け人れることができる状態
になつた時にゲート３１７を有効にする。

ＡＮＤゲート３１７の人力４はフリツプ・フロツプ回路
Ｌ２３ｌ３の出力Ｑに接続されていて、レジスタ３０２
の第２ワードの続取りサイクル時にゲート３１７を有効
にする。

ＡＮＤゲート３１８は単一ワードの読取りサイクル時に
有効になる。

このゲート３１８の入力１はインバータ３１９の出力２
に接続されている。ＡＮＤゲート３１８の入力２はメモ
リ列３０１の出力４に接続されている。ＡＮＤゲート３
１８の入力３はレジスタ３０２の１ワードの読取りサイ
クル時にこのゲートを有効にするフリツプ・フロツプ回
路ＲＳ３ｌＯの出力Ｑと連結されている。

このフリツプ・フロツプ回路３１４をゼロに戻すにはそ
の人力Ｋに１を与える。この入力Ｋは信号ＳＥＥを受け
る装置の外部端子に接続されている。フリツプ・フロツ
プ回路ＪＫ３ｌ３は信号Ｌ２を発生し、この信号Ｌ２は
フリツプ・フロツプ回路ＪＫ３ｌ３が論理１状態にある
時に存在する。

フリツプ・フロツプ回路３１３の入力ＪはＡＮＤゲート
３１６の出力４に接続され、ＡＮＤゲート３１６の入力
１は１ＡＥフリツプ・フロツプ回路３１４の出力Ｑ＋に
接続され、このＡＮＤゲート３１６の入力２はメモリ列
３０１の出力４１Ｒに接続され、入力３はフリツプ・フ
ロツプ回路３１１の出力Ｑに接続されている。フリツプ
・フロツプ回路３１３の入力Ｋにはレベルになつている
。

フリツプ・フロツプ回路３１３はそれを状態１にするク
ロツクサイクルによつてゼロに戻される。本装置を構成
する第５装置はシリーズメモリ３０１からくるデータワ
ードの書込みを許可し且つ使用可能な貯蔵場所の関数と
してこの装置のアウトプツトデータを貯蔵装置３０３，
３０４内に再び入れるための指令装置によつて構成され
ている。

この指令装置はＡＮＤゲート３０５とインバータ３０６
，３０７との組合せによつて構成されている。ＡＮＤゲ
゛一ト３０５の出力５はレジスタ３０３，３０４の入力
２に結合され、ＡＮＤゲート３０５の入力１はインバー
タ３０６の出力２に結合されている。

ＡＮＤゲート３０５の入力２はインバータ３０７の出力
２に結合されている。

入力３はクロツク信号ＳＣを受ける本装置の外部端子に
結合されている。

入力４はメモリ列３０１の出力６に結合されて、信号０
Ｒが存在する時に論理１になる。

インバータ３０６の入力１は計数器３０８の出力Ｑ３に
連結されていて、アウトプツトレジスタ３０３，３０４
内に８ワードが存在する毎に論理１になる。

インバータ３０７の入力１は信号ＬＥＥを受ける本装置
の外部端子に結合されている。

本装置を構成する第６手段は４つのフリップ・フロツプ
回路３０８と１つの減算器３０９とによつて構成されて
いる。

この計数器の計数人力ＣＫはゲート３０５の出力５に接
続され、計数はレジスタ３０３，３０４への書き込みと
同期して行なわれ、入力１によつて平行な入力Ｅ。−Ｅ
３に存在するビツトの状態で決められる値で計数が開始
される。計数は２進法では行なわれる。減算器３０９の
入力１，２，３，４は４本の電線を受ける本装置の外部
端子に連結され、その入力５，６，７，８は計数器の対
応出力Ｑ。，Ｑｌ，Ｑ２，Ｑ３に接続され、これらの出
力Ｑ。，Ｑ，，Ｑ２，Ｑ３は線０ＴＶの４本の電線を受
ける本装置の外部端子に接続されている。減算器３０９
は０ＴＶとＬＣＥの２進化数値の減算を行い、得られた
減算結果は減算器３０９の出力９，１０，１１上に現わ
れる。

出力９，１０，１１はレジスタ３０３，３０４内にいく
らの指標が残つているかを示し且つ計数器３０８の入力
ＥＯ，ｅｌ，ｅ２に各々接続されている。第７装置はＡ
ＮＤゲート３２０によつて構成され、このゲートの入力
１にはダイナミツクメモリ３０１から来る信号ＦＥが、
またその入力２には信号１ＡＥがそれとバランス回路１
ＡＥ３１４の出力Ｑとを結ぶ電線を介して伝えられる。

ＡＮＤゲート３２０の出力３の発する信号ＡＦＥは本装
置の外部に送られて、ダイナミツクメモリ列と少容量貯
蔵区画とが空であることを表示する。従つて、ケーブル
ＤＩレベルでの転送が終ると、ＡＦＥ状態にあることを
外部装置で読み取ることによつて本装置内及びダイナミ
ツクメモリ列内がレジスタ３０２のレベルにあることが
わかる。ケーブルＤＩが周辺装置に接続されていると仮
定した場合の周辺装置内の情報を本装置を介して高速メ
モリ内に書き込む操作について以下に説明する。すなわ
ち、レジスタ３０２の読取りが各々終つて、メモリ３０
１の信号Ｒが存在する状態の時、すなわちこのメモリ列
の入力レジスタが空の時には０Ｒゲート３１５を介して
バランス回路１ＡＥ３１４が１に戻される。

従つて、ケーブルＤを介して本装置内に新しいデータが
転送できる。ラインＳＥＥはそれが論理１にある時に、
ケーブルＤに加えられたデータが処理可能であることを
表示する。ＳＥＥが１になると同時に、ラインＳＣＥは
転送される有効ワードの数を表示する。単一ワードが有
効の時にはバランス回路３１０が状態１になる。

２ワードが可能な時にはバランス回路３１１が状態１に
なる。

線ＳＥＥが１になると、レジスタ３０２の入力６が論理
１になつてケーブルＤＩにあるデータのレジスタ３０２
内への書込みが許可される。

レジスタ３０２への書込みはクロツクサイクルで行なわ
れ、このサイクルが終了するとバランス回路１ＡＥ３１
４はその入力ＫがＳＥＥ＝１の状態になり且つ時計信号
ＳＣが再低下することによつて再びゼロになる。その結
果バランス回路ＡＥの出力ＱＸが状態１になつてメモリ
列３０１のＳ入力３が有効になつてこのメモリへのワー
ドの書込みが許可される。

この書込みは信号ＡＥが消えた後のクロツク信号サイク
ルで行なわれる。単一ワードを転送する場合には、フリ
ツプ・フロツプ回路３１０が状態１になつてゲート３１
８の入力が有効になる。

３つの条件ＳＥＥ＝Ｏ、Ｒ＝Ｏ、３１０の出力Ｑ＝１の
全てがタロツク信号ＳＣの低下時に起るとフリツプ・フ
ロツプ回路３１４は１へ戻される。

これはメモリ３１０へのワード書き込み時に起る。ＩＡ
Ｅが再び１になると、次の転送操作が再び開始される。
２ワードを転送する場合には、フリツプ・フロツプ回路
３１１が状態１になつてゲート３１７の入力２が有効に
なる。

４つの条件すなわちＳＥＥＯｌ３ｌｌの出力Ｑ−１、信
号１Ｒ−１、Ｌ２．（３１１）の出力Ｑ＝１が存在する
と、フリツプ・フロツプ回路ＡＥ３ｌ４は１になる。

フリツプ・フロツプ回路Ｌ２（３１３）が１になると第
２ワードのメモリ３０１への書込みが許可される。この
フリツプ・フロツプ回路はＡＮＤゲート３１６の入力に
次の３つの条件すなわちＡＥ＝０、信号１Ｒ＝１、３１
１の出力Ｑ＝１が存在すると１になり、これは第１ワー
ドがメモリ３０１へ転送された時に起る。フリツプ・フ
ロツプ回路１ＡＥが１に戻ると、レジスタ３０２が空で
あり且つ次の操作が可能であるということが見出される
。レジスタ３０２に読み取られたデータは、レジスタ３
０２の入力端子およびＦＩＦＯ３Ｏｌの入力端子９に接
続されたクロツクＳＣで決められる速度で、レジスタ３
０２からメモリ列すなわちＦＩＦＯ３Ｏｌにシフトされ
転送される。１ワードがメモリ列３０１の最後に達する
と、信号０Ｒが１になつてその到達が発せられ、ゲート
３０５の入力４が有効になる。

線ＤＯ上からデータを全く取り出さず（ＬＥＥ＝０）且
つ計数器３０８の状態がその第８位置にない場合には、
メモリ３０１の入力５に加わる信号ＳＯによつて前記ワ
ードはメモリ３０１から出力されてレジスタ３０３，３
０４の第１位置に転送が行なわれる。この操作はメモリ
３０１から出力される状態にある各ワードに対して、ク
ロツク信号の各頂点で順次行なわれる。こうして８ワー
ドがレジスタ３０３，３０４内に送られると、計数器３
０８の出力Ｑ３が状態１になり、それによつて取出し操
作が行えるという表示が出される。取出し操作はメモリ
３０３，３０４に記憶されたデータをケーブルＤＯを介
して外部の高速メモリへ転送する操作である。

線ＬＥＥが論理１になると、線ＤＯ上のデータが計算済
みのものであるということが本装置に示され、それと同
時に線ＬＣＥが取出されたワードの数を２進化コードで
表示する。

この情報は２進化コードで表わされる線０ＴＶ上の値を
作り出すための本装置の制御論理系で利用される。減算
器３０９は０ＴＶ値とＬＣＥ値との差を出して、計数器
３０８の入力Ｅｌ，ｅＯ，ｅ３は２進法の値を与えて計
数器を始動させる。

この再始動によつて計数器３０８の出力Ｑ３が再び低下
して、メモリ列３０１からくる次のワードが新たにレジ
スタ３０３，３０４に送られることを許可する。減算器
３０９と結合された計数器３０８は次の機能を有する。
すなわち、１．貯蔵レジスタをこの装置の外部に送られ
たワード数と同一のワード数で満たして出力されるデー
タワードの送り出しを確実に調整する。

２．境界面での出力データの大きさを決める。

この大きさは線ＬＣＥを介して伝えられる情報を介して
本装置の外部に与えられる規則によつて規定される。す
なわち、本装置がｎワードを収容できる出力データ貯蔵
区画を有し且つ２ｎ本の電線（１ワードが２ビツトを含
む場合）によつて本装置の外部アタセプタに結合されて
いる場合には、データの読取りは１〜ｎワード間のいず
れかの大きさで行なうことができ、この大きさの調節は
Ｘ＋１本の線ＬＣＥによつてｎ＝２Ｘだけ行うことがで
きる。

この点は入力データの貯蓄区画内でのワード送出調整に
ついても同じである。入力データの送出調整は線ＳＣＥ
によつて示される転送されたワード数に応じて転送デー
タを制御するフリツプ・フロツプ回路ＡＥによつて行な
われる。

すなわち、インターフエースの入力データの大きさの調
整は線ＳＣＥによつて制御される。

従つて、本装置がｍワードの入力データ貯蓄区域を持つ
ている場合には、本装置内へのデータ書き込みは、Ｉワ
ードの大きさが２ビツトで且つＳＣＥ指令電線がＸ＋１
本の場合にはｍ−２Ｘのように２，４，・・・・・・２
ｍ本の電線を用いて１〜ｍの間の大きさにすることがで
きる。第４，５図はＩＡＥ信号とＳＥＥ信号時間と上記
一連の転送段階とを表わしている。

既に説明した本発明によるデータ転送は反対方向に行う
こともできるということは明らかである。

この場合にはレジスタ３０２の容量を４ビツトから１６
ビツトにしなければならない。またケーブルＤＯとＤＩ
の役目は反対になる。ケーブルＤＯは１６ビツトのレジ
スタ３０２の平行入力に入り、ケーブルＤは２ビツトの
２つの位相推移レジスタの出力に接続される。また計数
器３０８の容量は２になる。一つの転送方式から別の転
送方式への入れ換えは本装置の外部ターミナルへ送られ
る信号ＤｌＲにによつて制御される。第６図は２つの装
置を直列に組合せて用いた特殊な配列を示している。

実際に、大きさの違う境界面で複数の装置を組合せて多
重使用することができる。第６図は４ワードと８ワード
の各境界面の間に用いたものである。４ワードは最大容
量が８であるためにそれを収容できる装置２の小容量貯
蔵区画の入力に送られる。

出力時に、最大２ワードしか出力できない小容量区画は
装置１の小容量貯蔵区画と接続されて、８ワードに作ら
れたその大容量貯蔵区画へと再び送られる。

もちろん、これと反方向に転送することもできる。

本装置は別の組合せにすることもでき、特に、所望用途
に応じて本装置を平行又は平行／直列に配置することも
できる。

上記の実施例は本発明の可能な実施例の全てではなく、
当業者は本発明の範囲を逸脱することなく各種変更がで
きるということは明らかであろう。

【図面の簡単な説明】

第１図は本発明装置を単純化して示したプロツク図、第
２図は上記装置と外部装置及び本装置を構成する基本装
置との結合点を示し、第３図は異るインターフエースの
間でデータを転送できる上記装置の内部回路の実施例の
詳細図、第４図は１ワード転送に必要な操作を示すクロ
ツク信号ダイヤグラム、第５図は２ワード転送に必要な
操作を示す時間ダイヤグラム、第６図は２つの装置を直
列に接続した特殊実施例を示す図である。 参照符号、１・・・・・・貯蔵レジスタ、２・・・・・
・転送指令一制御素子、３・・・・・・貯蔵レジスタ、
４，５・・・・・・外部接続ケーブル。

Claims (1)

1. 【特許請求の範囲】 １ ＦＩＦＯメモリ列を有する大きさが互に異るインタ
   ーフェースの間で大きさが変化するデータブロックを転
   送する装置において−装置の入力または出力データの入
   力または転送を可能にするインターフェースであつて、
   このインターフェースは入力データワードを貯蔵するた
   めの第１装置と、出力データワードを貯蔵する第２装置
   とによつて構成され、これら第１と第２装置の各データ
   貯蔵容量は互いに異つており、−伝達されたワード数に
   応じて前記装置の入力データ貯蔵装置への読取りを許可
   し且つメモリ列内でのデータワードの進行を許可する指
   令装置であつて、この指令手段は前記第１装置と前記装
   置内の入力情報を同期させる前記装置外部の装置とに接
   続されており、−前記メモリ列からの出力データワード
   の書込みを許可し且つ前記装置の出力情報の貯蔵装置内
   での使用可能貯蔵場所に応じて前記装置の出力データを
   前記貯蔵装置に再び送るようになつており、−前記装置
   の外部に既に送られた情報のワード数に応じて前記第２
   装置内で、前記メモリ列内で読み取られた情報ワードの
   書き込みを許可し且つ前記書き込み許可指令装置に接続
   された、前記装置の外部に伝達されたワードの数を制御
   する装置。 とから成ることを特徴とする装置。 ２ 前記の読取り許可指令装置が前記メモリ列に導入す
   るための入力データ貯蔵区画内に読取られる前に与えら
   れたワードの数を計算するために、入力情程の貯蔵装置
   が空である時に入力されるワードの別の転送が行い得る
   ことを表示する装置に接続された装置によつて構成され
   ていることを特徴とする特許請求の範囲第１項記載の大
   きさの異る２つのインターフェースの間で大きさが可変
   であるデータブロックを転送する装置。 ３ 前記メモリ列から来るデータのワードの書込みを許
   可し、且つそれを前記装置の出力側のデータ貯蔵装置内
   に送る指令装置が、１ワードが前記ダイナミックメモリ
   列から送られる状態にある時に、出力データ貯蔵区画が
   一ぱいでなく且つ出力データ貯蔵区画内のデータの取出
   し操作が行なわれていない条件下で、出力データのワー
   ド貯蔵区画内にワードの入力を許可する調整装置によつ
   て構成されていることを特徴とする特許請求の範囲第１
   項記載の大きさの異る２つのインターフェースで大きさ
   が可変であるデータブロックを転送する装置。 ４ 前記装置の外部へ伝送されるワードの数を制御する
   前記手段が、出力の一方が前記装置の外部端子にまた他
   方が減算器の第１入力にそれぞれ結合されている出力デ
   ータワード貯蔵手段内に貯蔵されたワードの数の計数器
   によつて構成され、前記減算器の第２入力は取出し操作
   で読取られたワードの数を受け、両者の数の差は減算の
   出力を介して前記計数器に再度導入されるようになつて
   いることを特徴とする特許請求の範囲第１項記載の大き
   さの異る２つのインターフェースの間で大きさが可変で
   あるデータブロックを転送するための装置。 ５ 前記出力データ貯蔵手段の容量が一ぱいになつた時
   に、前記メモリ列の出力からこの貯蔵手段へ送られてく
   るデータワードの新たな転送を禁ずる信号が前記計数器
   から発せられることを特徴とする特許請求の範囲第１項
   または第４項記載の大きさの異る２つのインターフェー
   スで大きさが変化するデータブロックを転送する装置。 ６ 前記入力データワード貯蔵装置が平行入力を有する
   一つのレジスタによつて構成され、このレジスタ内では
   複数のデータワードが平行に書込まれ且つ多重出力を介
   して１ワードづつ読み取られるようになつていることを
   特徴とする特許請求の範囲第１項記載の装置。 ７ 前記出力データ貯蔵装置が位相推移式レジスタによ
   つて構成され、このレジスタの入力は前記メモリ列に接
   続されていることを特徴とする特許請求の範囲第１項記
   載の装置。 ８ 前記ダイナミックメモリ列と入力データ貯蔵区画が
   空であることを表示する調整装置によつて構成される第
   ７装置を備えたことを特徴とする特許請求の範囲第１項
   記載の装置。