JPS5941639Y2 - 擬似ランダム符号発生器 - Google Patents

Description

【考案の詳細な説明】 本考案はフィードバックシフトレジスタ回路を構成要素
とする擬似ランダム符号系列（以下これをＭ系列と呼ぶ
）発生器に関する。

この種装置の従来例としては第１図に示すように７段の
メモリＭ１〜Ｍ７カ）ら成り、クロック端子１０７１】
らクロックパルスが与えられるシフトレジスタ１１と、
メモリＭ１〜Ｍ７のうちの２つのメモリ内容（出力）を
入力とし２を法とする加算器１２、及び加算器１２の出
力からシフトレジスタの入力へのフィードバック回路１
３とで出力端子１４力）らＭ系列を送るように構成しに
装置が最も基本的なものとして提供されている。

勿論、シフトレジスタ１１の段数Ｎは任意に選べるし、
メモリから加算器１２へ至る枝路１５．１６もどのメモ
リから取出すの）は自由である。

このようなＭ系列発生器では、（２Ｎ−１）ビットの周
期を有するＭ系列を発生する第１の状態と、符号が全て
０”（以下、これを全Ｏ符号と呼ぶ）の出力を発生する
第２の状態との２つの安定状態が存在する。

第２の状態はシフトレジスタを構成するすべてのメモリ
の内容が同時に０”になることにより生ずるが、これは
Ｍ系列発生器としての機能を果γこさないことになるの
で極力避けなければならない。

この全Ｏ符号状態を防ぐようにした装置を第２図に示す
。

この装置は第１図のＭ系列発生器に。シフトレジスタ１
１を構成するすべてのメモリＭ１〜Ｍ７の内容を入力と
する論理和回路２１を設置しγこものであり、論理和回
路２１の出力が０”になった時、すなわち、すべてのメ
モリの内容が同時に″Ｏ”になった時に、回路２２を通
じてメモリの少なくとも一つ（ここではメモリＭ１）の
内容を”１”にセットするようにした例である。

このようにすれば、すべてのメモリの内容が同時に″０
”になっても、すぐにメモリＭ１の内容が１”にセット
されるので、Ｍ系列発生器は全Ｏ符号状態を脱して起動
する。

ところが、このようなＭ系列発生器ではシフトレジスタ
の段数Ｎが増加するにつれて論理和回路２１への入力線
も増え、実際には段数Ｎは２１程度に選ばれるので配線
が力）なり複雑になってしまうという欠点を有していた
。

本考案はこのような欠点を簡単な構成で解消できるよう
なＭ系列発生器を提供するのが目的である。

本考案によればＮ段のメモリを有するシフトレジスタと
、前記Ｎ段のメモリのうちの複数個のメモリ出力を入力
とする加算器と、該加算器の出力を前記シフトレジスタ
の入力にフィードバックする回路とを有する擬似ランダ
ウ符号発生器に、更に、前記加算器出力を監視して、前
記Ｎ段のメモリ出力が全て０”符号になることにより前
記加算器出力に′Ｏ”符号状態が連続した時、前記Ｎ段
のメモリの少なくとも一つの内容を′１”符号に反転す
る手段を備えた擬似ランダム符号発生器が得られる。

以下、本考案を図面を参照して説明する。

第３図は本考案の第１の実施例であるＭ系列発生器の構
成を示す図で、クロック端子１０から送られてくるクロ
ックパルスにより各メモリＭ１〜Ｍ７の内容がシフトさ
れるシフトレジスタ１１と、このシフトレジスタ１１の
任意の二つのメモリ（ここではメモリＭ３及びＭ７）と
接続し、それぞれの出力の加算を２を法として行なう加
算器１２と、この加算器１２出力をシフトレジスタ１１
の入力側にフィードバックする回路１３と、加算器１２
の出力側と接続することにより加算器１２出力の“１”
レベルへの立上がり時に超動され、１回の′″１”レベ
ル信号で時間Ｔｗの出力パルスを発生する再トリガ可能
を単安定マルチパイブレーク回路３１と、この単安定回
路３１とシフトレジスタ１１の各メモリのうち少なくと
も一つ（ここではメモリＭ１）とを接続して単安定回路
３１の出力が”０”レベルになった時にその接続しにメ
モリの内容を強制的に”ｌ”符号にセットするための回
路（具体的には単安定回路３１出力とメモリのプリセッ
ト端子とを接続すればよい）３２と力）ら成る。

単安定回路３１の出力パルス発生時間Ｔｗはシフトレジ
スタの段数がＮの時、クロックパルスのクロック周期の
（２Ｎ−１）倍より長い時間（ここでは１５周期分子ｗ
１とする）に設定される。

第４図は単安定回路３１の入力及び出力波形図で、加算
器１２カ）らの一つの”１”レベルの入力により単安定
回路３１は時間Ｔｗだけ″１”レベルの出力を発生し、
この出力が継続する時間内に再び′１”レベルの入力が
あると、この入力の立上がり時点力）ら更に時間Ｔｗだ
け出力パルスの発生時間を延長する機能を有する。

本実施例の動作を各部の入出力波形図である第５図をも
参照して説明する。

今、何ら刀）の原因によりメモリＭ１〜Ｍ７の内容がす
べてＯ”になった場合を仮定すると、出力端子１４には
０”符号が現われ、これがフィードバック回路１３を通
じてシフトレジスタ１１の入力に帰還されるためもし、
単安定回路３１及び回路３２がなければ、出力端子１４
には′０”符号が連続して現われることになる。

し力）シ、本実施例では単安定回路３１への入力がなく
なることにより加算器１２出力の最後の立上がり時点力
）ら遅くとも時間Ｔｗ１後には単安定回路３１の出力が
０”レベルになるので回路３２を通じてメモリＭ１の内
容が“１′°にセットされる。

この状態は２クロック周期の後、メモリ用３カ）ら加算
器１２を通じて出力端子１４にｌ”レベルの出力が現わ
れるまで（第５図申訳号【１）続く。

出力端子１４に“１”レベルの出力が現われれば単安定
回路３１の出力は１”レベルになるので回路３２力）ら
のメモリＭ１に対するセット入力は解除されるが、既に
１”符号がシフトレジスタの入力に帰還されているので
以後、正常にＭ系列を発生する。

一方、Ｎ段のシフトレジスタによってＭ系列を発生して
いる場合、連続する″１”符号の時間は最も長い時でク
ロックパルスのＮ周期分連続する１０”符号の時間は最
も長い時でクロックパルスの（Ｎ−１）周期分となる。

したがって、Ｍ系列発生器が全Ｏ符号状態を脱し、Ｍ系
列を発生している状態では単安定回路３１の入力側には
長くてもクロック周期の（２Ｎ−１）倍の時間間隔内に
′１”符号への立上がりが現われることになる。

し力）し、単安定回路３１の出力パルス発生時間Ｔｗは
クロック周期の（２Ｎ−１）倍の時間より長くなるよう
に設定しであるの）ら、単安定回路３１の出力は′Ｏ”
レベルにならず、Ｍ系列発生の動作をさまだげられるこ
とはない。

第６図は本考案の第２の実施例を示した図で、第３図の
実施例における単安定回路３１の前段に新たに加算器１
２の出力とクロック端子１０力）らのクロックパルスと
を入力とする論理積回路６１を設置した例である。

すなわち、加算器１２の出力はこの論理積回路６１によ
りクロックパルス波形で打ち抜力）れた後に単安定回路
３１に供給され、加算器１２の出力が′″１”レベルで
ある間はクロツクパルスが到来する毎に単安定回路３１
にトリガ入力が与えられる。

単安定回路３１の出力パルス発生時間Ｔｗはクロック周
期のＮ倍の時間より長く（ここでは８周期分子Ｗ２時間
）設定される。

この実施例の動作を、各部の入出力波形図である第７図
を用いて説明する。

まず、メモＩＪ Ｍ１〜Ｍ７の内容が全て′Ｏ”になっ
て加算器１２力）らの出力が１０”になると、論理積回
路６１７））らの出力も“Ｏ”となることにより遅くと
も時間Ｔｗ２後には単安定回路３１の出力が′Ｏ”レベ
ルになるので、回路３２を通じてメモリＭ１の内容が”
１”にセットされ、以後は第３図の実施例と同様の動作
でＭ系列発生の状態に移る。

さて、Ｍ系列を発生している状態にある時、第３図の実
施例では単安定回路３１には加算器１２の出力がＯ”か
ら“１”に変化する立上がりの時点でトリガ入力が与え
られるのに対して、本実施例では加算器１２の出力が”
１”である間は第７図に示すような論理積回路６１出力
の出力回数だけトリガ入力が与えられるのでＮ段のシフ
トレジスタによってＭ系列を発生している時、連続する
”Ｏ”符号の時間は最も長い時でクロックパルスの（Ｎ
−１）周期分なので単安定回路３１には長くともクロッ
ク周期のＮ倍以上の時間間隔内に必ずトリガ入力が加え
られることになる。

そして、単安定回路３１の出力パルス発生時間はクロッ
ク周期のＮ倍より長い時間Ｔｗ２に設定されているので
、第３図の実施例と同様、Ｍ系列発生の動作が妨げられ
ることはない。

このようにして、単安定回路３１の出力パルス発生時間
を第３図の実施例よりも短かくすることが可能である。

なお、加算器１２力）らの出力波形の遅延を補償するた
めに、必要に応じて遅延回路もしくは反転回路を通した
クロックパルスを論理積回路６１の一方の入力としても
良いことは勿論である。

第８図は本考案の第３の実施例を示す図で、第３図の実
施例におけるフィードバック回路１３に単安定回路３１
の出力と接続した反転回路８１を挿入した例である。

この反転回路８１は単安定回路３１の出力が′０”にな
るとシフトレジスタの入力を反転させるもので、具体的
にはインバータ回路と論理和回路又は、インバータ回路
と排他的論理和回路で実現できる。

この実施例の動作は第３図の実施例では単安定回路３１
の出力で、直接メモリの内容を″Ｏ″力）らｌ″１”に
反転するのに対し、単安定回路３１の出力側と接続しγ
こ反転回路８１でシフトレジスタの入力を０”力）ら１
”に反転させることにより、メモリの内容を″Ｏ”力）
ら１”に反転するようにしている。

第９図は本考案の第４の実施例を示す図で、第６図の実
施例におけるフィードバック回路１４に第８図の実施例
と同様、反転回路８１を挿入しγこ例であり、シフトレ
ジスタの入力を０”から′１”に反転させることにより
、メモリの内容を反転するようにしたものである。

以上、説明してきたように本考案によれば複雑な配線を
必要としない簡単な構成のＭ系列発生器が提供できる。

【図面の簡単な説明】

第１図は本考案の適用対象となる擬似ランダム符号発生
器の構成図で、第２図は従来の擬似ランダム符号発生器
の構成図、第３図は本考案の第１の実施例である擬似ラ
ンダム符号発生器の構成図で、第４図は第３図における
単安定マルチバイブレーク回路の入出力波形図、第５図
は第３図の実施例の各部における入力又は出力波形図で
あり、第６図は本考案の第２の実施例の構成図で、第７
図はその各部における入力又は出力波形図、第８図及び
第９図はそれぞれ、本考案の第３及び第４の実施例の構
成図である。 図面の参照符号は次の通り、１０はクロック端子、１１
はシフトレジスタ、１２は加算器、１４は出力端子、２
１は論理和回路、３１は単安定マルチバイブレータ回路
、６１は論理積回路、８１は反転回路１Ｍ１〜Ｍ７はメ
モリ。

Claims (1)

【実用新案登録請求の範囲】
1. Ｎ段のメモリを有するシフトレジスタと、前記Ｎ段のメ
   モリのうちの複数個のメモリ出力を入力とする加算器と
   、該加算器の出力を前記シフトレジスタの入力にフィー
   ドバックする回路とを有する擬似ランダム符号発生器に
   おいて、前記加算器の出力を、出力パルス幅がクロック
   パルスのクロック周期の（２Ｎ−１）倍より長い時間に
   設定されている再トリガ可能形単安定マルチパイフレー
   ク回路に入力し、該再トリガ可能形単安定マルチバイブ
   レーク回路の出力が消失した時に、前記Ｎ段のメモリの
   少なくとも一つの内容を″′１″符号に反転することを
   特徴とする擬似ランダム符号発生器。